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CN113113467A - 半导体装置 - Google Patents

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CN113113467A
CN113113467A CN202110212052.5A CN202110212052A CN113113467A CN 113113467 A CN113113467 A CN 113113467A CN 202110212052 A CN202110212052 A CN 202110212052A CN 113113467 A CN113113467 A CN 113113467A
Authority
CN
China
Prior art keywords
layer
region
semiconductor
semiconductor material
epitaxial source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110212052.5A
Other languages
English (en)
Inventor
张荣宏
张罗衡
林志昌
陈仕承
江国诚
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例提出一种半导体装置。包含纳米片场效晶体管的N型金属氧化物半导体区、包含鳍式场效晶体管的N型金属氧化物半导体区、包含纳米片场效晶体管的PMOS区和包含鳍式场效晶体管的P型金属氧化物半导体区中独立地形成源极/漏极区的方法及由此方法形成的半导体装置。半导体装置包含半导体基底；在半导体基底上方的第一纳米结构；邻近第一纳米结构的第一外延源极/漏极区；邻近第一外延源极/漏极区的第一内间隔层，第一内间隔层包含第一材料；在半导体基底上方的第二纳米结构；邻近第二纳米结构的第二外延源极/漏极区；以及邻近第二外延源极/漏极区的第二内间隔层，第二内间隔层包含不同于第一材料的第二材料。

Description

半导体装置
技术领域
本发明实施例涉及半导体制造技术，尤其涉及半导体装置及其形成方法。
背景技术
半导体装置用于各种电子应用中，举例来说，例如个人电脑、手机、数字相机和其他电子装置。半导体装置的制造通常通过在半导体基底上方依序沉积绝缘层或介电层、导电层和半导体层的材料，并使用光刻将这些不同材料层图案化，以在半导体基底上形成电路组件和元件。
半导体产业通过不断缩减最小部件尺寸来持续提升各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件整合至给定区域中。然而，随着最小部件尺寸的缩减，出现了应被解决的其他问题。
发明内容
根据一些实施例提供半导体装置。此半导体装置包含半导体基底；在半导体基底上方的第一纳米结构；在半导体基底上方的第一栅极堆叠，并且第一栅极堆叠围绕第一纳米结构的四个侧面；邻近第一栅极堆叠和第一纳米结构的第一外延源极/漏极区；在与半导体基底的主表面平行的方向上，在第一栅极堆叠和第一外延源极/漏极区之间的第一内间隔层，第一内间隔层包含第一材料；在半导体基底上方的第二纳米结构；在半导体基底上方的第二栅极堆叠，并且第二栅极堆叠围绕第二纳米结构的四个侧面；邻近第二栅极堆叠和第二纳米结构的第二外延源极/漏极区；以及在与半导体基底的主表面平行的方向上，在第二栅极堆叠和第二外延源极/漏极区之间的第二内间隔层，第二内间隔层包含与第一材料不同的第二材料。
根据另一些实施例提供半导体装置的形成方法。此半导体装置的形成方法包含在半导体基底上方形成多层堆叠，多层堆叠包含第一半导体材料和不同于第一半导体材料的第二半导体材料的交替层；遮蔽多层堆叠的第一区域；蚀刻多层堆叠的第二区域以形成暴露出半导体基底的第一开口；经由第一开口蚀刻第一半导体材料的侧壁以形成第一凹槽；在第一凹槽中形成第一内间隔物；在第一开口中外延成长第一源极/漏极区；遮蔽多层堆叠的第二区域；蚀刻多层堆叠的第一区域以形成暴露出半导体基底的第二开口；经由第二开口蚀刻第一半导体材料的侧壁以形成第二凹槽；在第二凹槽中形成第二内间隔物；以及在第二开口中外延成长第二源极/漏极区。
根据又另一些实施例提供半导体装置的形成方法。此半导体装置的形成方法包含在半导体基底的第一区域上方形成多层堆叠，多层堆叠包含第一半导体材料和不同于第一半导体材料的第二半导体材料的交替层；蚀刻多层堆叠以形成第一纳米结构；蚀刻半导体基底的第二区域以形成第一鳍片；遮蔽半导体基底的第二区域；蚀刻第一纳米结构以形成暴露出半导体基底的第一开口；经由第一开口蚀刻第一半导体材料的侧壁以形成第一凹槽；在第一凹槽中形成第一内间隔物；在第一开口中外延成长第一源极/漏极区；遮蔽半导体基底的第一区域；蚀刻第一鳍片以形成第二开口；以及在第二开口中外延成长第二源极/漏极区。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1A和图1B分别根据一些实施例以三维示意图示出包含纳米片场效晶体管(nanosheet field-effect transistors，NSFETs)的半导体装置和包含鳍式场效晶体管(fin field-effect transistors，FinFET)的半导体装置的范例。
图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A～图6D、图7A～图7D、图8A～图8C、图9A、图9B、图10、图11、图12A～图12C、图13A、图13B、图14A～图14D、图15A～图15F、图16A～图16C、图17A、图17B、图18、图19、图20A～图20C、图21A、图21B、图22A～图22D、图23A～图23D、图24A～图24D、图25A～图25D、图26A～图26D、图27A～图27D、图28A～图28D、图29A～图29C、图30A、图30B、图31A～图31C、图32A、图32B、图33A～图33C、图34A、图34B、图35A～图35C、图36A、图36B、图37A、图37B、图38A、图38B、图39A和图39B是根据一些实施例的制造半导体装置的中间阶段的剖面示意图。
附图标记如下：
50,150:基底
50N,50P,150N,150P:区域
51,151:分隔物
52:第一半导体层
53:抗击穿区
54,54A,54B,54C:第二半导体层
55:纳米结构
56:多层堆叠
58,158:浅沟槽隔离区
60,160:虚设介电层
62,162:虚设栅极层
64,164:掩模层
72,172:虚设栅极
74,174:掩模
80:第一间隔层
82,82’:第二间隔层
84:第一图案化光刻胶
86:第一凹槽
88,188:侧壁凹槽
90:第一内间隔物
92,92’:第一外延源极/漏极区
92A,192A,292A:第一半导体材料层
92B,192B,292B:第二半导体材料层
92C,192C,292C:第三半导体材料层
92D,292D:第四半导体材料层
94:接触蚀刻停止层
96:第一层间电介质
100:栅极介电层
102:栅极电极
104:栅极掩模
106:第二层间电介质
108:栅极接触件
110:源极/漏极接触件
155:鳍片
168:通道区
172:虚设栅极
182,182’:第三间隔层
184:第二图案化光刻胶
186:第二凹槽
190:第二内间隔物
192,192’:第二外延源极/漏极区
282’:第四间隔层
284:第三图案化光刻胶
286:第三凹槽
292,292’:第三外延源极/漏极区
382’:第五间隔层
384:第四图案化光刻胶
386:第四凹槽
392,392’:第四外延源极/漏极区
486:第五凹槽
A-A’,B-B’,C-C’:剖面
D1,D2,D3,D4,D5,D6,D7,D8:深度
H1,H2,H3,H4,H5,H6,H11,H12,H13,H14:高度
H7,H8,H9,H10:侧壁高度
具体实施方式
以下内容提供许多不同实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用于限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明实施例在不同范例中可重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或状态之间有特定的关系。
此外，本文可能使用空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”及类似的用词，这些空间相对用语是为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语包含使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。
各个实施例提供了半导体装置及其形成方法，其中在晶片上形成鳍式场效晶体管(FinFETs)和纳米结构(例如纳米片、纳米线或类似的结构)场效晶体管(nanostructurefield-effect transistors，NSFETs)。在特定实施例中，通过在蚀刻出凹槽及在凹槽中成长外延结构的工艺期间使用掩模步骤，可以在包含纳米结构场效晶体管的N型金属氧化物半导体(NMOS)区、包含纳米结构场效晶体管的P型金属氧化物半导体(PMOS)区、包含鳍式场效晶体管的NMOS区和包含鳍式场效晶体管的PMOS区的每一个中形成独特的外延结构。使用掩模步骤允许独立控制包含纳米结构场效晶体管的NMOS区、包含纳米结构场效晶体管的PMOS区、包含鳍式场效晶体管的NMOS区和包含鳍式场效晶体管的PMOS区中的外延结构，产生较大的设计灵活性、降低装置缺陷并改善装置效能。
图1A和图1B根据一些实施例分别示出包含纳米结构场效晶体管和鳍式场效晶体管的半导体装置的范例的三维示意图。如图1A所示，纳米结构场效晶体管包含基底50(例如半导体基底)上的纳米结构55。纳米结构55包含第二半导体层54A～54C，其作为纳米结构55的通道区。浅沟槽隔离(Shallow trench isolation，STI)区58设置在基底50中，纳米结构55从相邻的浅沟槽隔离区58之间突出并突出高于浅沟槽隔离区58。虽然将浅沟槽隔离区58描述/示出为与基底50隔开，但如本文所用，用语“基底”可以单指半导体基底或半导体基底和浅沟槽隔离区的组合。
栅极介电层100沿着纳米结构55的顶表面、侧壁和底表面，例如在第二半导体层54A～54C中的每一个的顶表面、侧壁和底表面上。栅极电极102在栅极介电层100上方。外延源极/漏极区92设置在纳米结构55相对于栅极介电层100和栅极电极102的两侧。图1A进一步示出后图使用的参考剖面。剖面A-A’沿着栅极电极102的纵轴并在例如垂直于纳米结构场效晶体管的外延源极/漏极区92之间的电流流动方向的方向上。剖面B-B’垂直于剖面A-A’，并且沿着纳米结构55的纵轴并在例如纳米结构场效晶体管的外延源极/漏极区92之间的电流流动的方向上。剖面C-C’平行于剖面A-A’，并延伸穿过纳米结构场效晶体管的外延源极/漏极区92。为了清楚起见，后图参照这些参考剖面。
如图1B所示，鳍式场效晶体管包含在基底150(例如半导体基底)上的鳍片155。浅沟槽隔离区158设置在基底150中，并且鳍片155从相邻的浅沟槽隔离区158之间突出并突出高于浅沟槽隔离区158。虽然将浅沟槽隔离区58描述/示出为与基底50隔开，但如本文所用，用语“基底”可以单指半导体基底或半导体基底和浅沟槽隔离区的组合。另外，虽然将鳍片155示出为与基底150单一、连续的材料，但鳍片155及/或基底150可以包含单一材料或多种材料。在本文中，鳍片155指的是在相邻的浅沟槽隔离区158之间延伸的部分。
栅极介电层100沿着鳍片155的侧壁并位于鳍片155的顶表面上方，而栅极电极102位于栅极介电层100上方。外延源极/漏极区92设置在鳍片155相对于栅极介电层100和栅极电极102的两侧，图1B进一步示出后图使用的参考剖面。剖面A-A’沿着栅极电极102的纵轴并在例如垂直于鳍式场效晶体管的外延源极/漏极区92之间的电流流动方向的方向上。剖面B-B’垂直于剖面A-A’，并且沿着纳米结构55的纵轴并在例如鳍式场效晶体管的外延源极/漏极区92之间的电流流动的方向上。剖面C-C’平行于剖面A-A’，并延伸穿过鳍式场效晶体管的外延源极/漏极区92。为了清楚起见，后图参照这些参考剖面。
在此讨论的一些实施例是在使用栅极后制(gate-last)工艺形成的纳米结构场效晶体管和鳍式场效晶体管的背景下讨论。在其他实施例中，可以使用栅极先制(gate-first)工艺。此外，一些实施例考虑了用于平面装置的面向，例如平面场效晶体管。
图2A～图39B是根据一些实施例的制造包含纳米结构场效晶体管和鳍式场效晶体管的半导体装置的中间阶段的剖视图。图2A、图3A、图4A、图5A、图6A、图23A、图24A、图25A、图26A、图27A和图28A示出图1A所示的参考剖面A-A’。图2B、图3B、图4B、图5B、图6C、图23C、图24C、图25C、图26C、图27C和图28C示出图1B所示的参考剖面A-A’。图6B、图7B、图8B、图9B、图10、图11、图14B、图15B、图15C、图16B、图17B、图18、图19、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图33B、图36B、图37B和图38B示出图1A所示的参考剖面B-B’。图6D、图7D、图12C、图13B、图14D、图15E、图15F、图20C、图21B、图22D、图23D、图24D、图25D、图26D、图27D、图28D、图31C、图35C和图39B示出图1B所示的参考剖面B-B’。图7A、图8A、图9A、图12A、图14A、图15A、图16A、图17A、图20A、图22A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A和图38A示出图1A所示的参考剖面C-C’。图7C、图8C、图12B、图13A、图14C、图15D、图16C、图20B、图21A、图22C、图29C图30B、图31B、图32B、图33C、图34B、图35B和图39A示出图1B所示的参考剖面C-C’。
在图2A中，提供用于形成纳米结构场效晶体管的基底50。基底50可以是半导体基底，例如块体(bulk)半导体基底、绝缘体上覆半导体(semiconductor-on-insulator，SOI)基底或类似的基底，其可以被掺杂(例如用p型或n型掺质)或不掺杂。基底50可以是晶片，例如硅晶片。总体而言，绝缘体上覆半导体基底是在绝缘层上形成的一层半导体材料层。举例来说，绝缘层可以是埋藏氧化物(buried oxide，BOX)层、氧化硅层或类似的膜层。在通常是硅或玻璃基底的基底上提供绝缘层。也可以使用其他基底，例如多层或渐变(gradient)基底。在一些实施例中，基底50的半导体材料可以包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或前述的组合。
基底50具有区域50N和区域50P。区域50N可用于形成例如NMOS晶体管的n型装置，例如n型纳米结构场效晶体管。区域50P可用于形成例如PMOS晶体管的p型装置，例如p型纳米结构场效晶体管。区域50N可以与区域50P物理性隔开(以分隔物51示出)，并且可以在区域50N与区域50P之间设置任何数量的装置部件(例如其他主动装置、掺杂区、隔离结构等)。
可以用p型或n型杂质轻掺杂基底50。可以对基底50的上部进行抗击穿(anti-punch-through，APT)注入以形成抗击穿区53。在抗击穿注入期间，可以将掺质注入到区域50N和区域50P中。掺质的导电类型可以与要在区域50N和区域50P中的每一个中形成的源极/漏极区(例如第一外延源极/漏极区92和第三外延外延源极/漏极区292，以下参照图14A、图14B、图22A和图22B讨论)的导电类型相反。抗击穿区53可以在将在后续工艺中形成的所得到的纳米结构场效晶体管中的随后形成的源极/漏极区下方延伸。抗击穿区53可用于减少来自源极/漏极区到基底50的漏电。在一些实施例中，抗击穿区53中的掺杂浓度可以是约1×1018原子/cm3至约1×1019原子/cm3，例如约5.5×1018原子/cm3。为了简化和易读，在后图中不示出抗击穿区53。
进一步在图2A中，在基底50上方形成多层堆叠56。多层堆叠56包含交替的不同半导体材料的第一半导体层52和第二半导体层54。第一半导体层52可以由第一半导体材料形成，其可以包含例如硅锗(SiGe)或类似的材料。第二半导体层54可以由第二半导体材料形成，其可以包含例如硅(Si)、碳化硅(SiC)或类似的材料。在其他实施例中，第一半导体层52可以由第二半导体材料形成，并且第二半导体层54可以由第一半导体材料形成。为了说明的目的，多层堆叠56包含三个第一半导体层52(例如第一半导体层52A～52C)和三个第二半导体层54(例如第二半导体层54A～54C)。在其他实施例中，多层堆叠56可以包含任意数量的第一半导体层52和第二半导体层54。可以使用例如化学气相沉积(chemical vapordeposition，CVD)、原子层沉积(atomic layer deposition，ALD)、气相外延(vapor phaseepitaxy，VPE)、分子束外延(molecular beam epitaxy，MBE)或类似的工艺来外延成长多层堆叠56的每一层。
为了说明的目的，将第二半导体层54描述为在完成的纳米结构场效晶体管装置中形成通道区。第一半导体层52可以是牺牲层，其可以随后被移除。第一半导体层52A～52C和第二半导体层54A～54C中的每一层的厚度可以为约5nm至约8nm，例如约6nm。然而，在一些实施例中，第二半导体层54A～54C可以在完成的纳米结构场效晶体管装置中形成通道区，而第一半导体层52A～52C可以是牺牲层。
在图2B中，提供基底150。基底150可以是半导体基底，例如块体半导体基底、绝缘体上覆半导体基底或类似的基底，其可以被掺杂(例如用p型或n型掺质)或不掺杂。基底150可以是晶片，例如硅晶片。总体而言，绝缘体上覆半导体基底是在绝缘层上形成的一层半导体材料层。举例来说，绝缘层可以是埋藏氧化物层、氧化硅层或类似的膜层。在通常是硅或玻璃基底的基底上提供绝缘层。也可以使用其他基底，例如多层或渐变基底。在一些实施例中，基底150的半导体材料可以包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或前述的组合。
基底150具有区域150N和区域150P。区域150N可用于形成例如NMOS晶体管的n型装置，例如n型纳米结构场效晶体管。区域150P可用于形成例如PMOS晶体管的p型装置，例如p型纳米结构场效晶体管。区域150N可以与区域150P物理性隔开(以分隔物151示出)，并且可以在区域150N与区域150P之间设置任何数量的装置部件(例如其他主动装置、掺杂区、隔离结构等)。
在图3A和图3B中，在多层堆叠56和基底50中形成纳米结构55，并在基底150中形成鳍片155。在一些实施例中，纳米结构55的形成可以通过在多层堆叠56和基底50中蚀刻出沟槽。蚀刻可以是任何合适的蚀刻工艺，例如反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、类似的蚀刻工艺或前述的组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来图案化纳米结构55和鳍片155。举例来说，纳米结构55/鳍片155的图案化可以使用一或多个光刻工艺，包含双重图案化或多重图案化工艺。总体而言，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许产生的图案的例如节距(pitches)小于使用单一、直接光刻工艺可获得的图案的节距。举例来说，在一实施例中，在基底上方形成牺牲层，并使用光刻工艺将牺牲层图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，接着可以使用剩余的间隔物将纳米结构55/鳍片155图案化。在一些实施例中，在图案化纳米结构55/鳍片155之后，掩模(或其他层)可以保留在纳米结构55/鳍片155上。
在图4A和图4B中，形成邻近纳米结构55和鳍片155的浅沟槽隔离区58和158。可以通过在相邻的纳米结构55和鳍片155之间和基底50/150上方形成绝缘材料(未单独示出)来形成浅沟槽隔离区58/158。绝缘材料可以是例如氧化硅的氧化物、氮化物、类似的材料或前述的组合，并且绝缘材料的形成可以通过高密度等离子体化学气相沉积(high densityplasma chemical vapor deposition，HDP-CVD)、可流动式化学气相沉积(flowable CVD，FCVD)(例如在远距等离子体系统中的以化学气相沉积为主的材料沉积，以及后固化以使其转化为另一种材料，例如氧化物)、类似的方法或前述的组合。可以使用通过任何合适的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料是由可流动式化学气相沉积工艺所形成的氧化硅。一旦形成绝缘材料，就可以进行退火工艺。在一实施例中，形成绝缘材料使多余的绝缘材料覆盖纳米结构55和鳍片155。绝缘材料可以包含单层或可以利用多层结构。举例来说，在一些实施例中，可以先沿着基底50/150、纳米结构55和鳍片155的表面形成衬层(liner)(未单独示出)。此后，可以在衬层上方形成填充材料，例如上述那些材料。
然后，对绝缘材料施加移除工艺以移除纳米结构55和鳍片155上方的多余绝缘材料。在一些实施例中，可以利用平坦化工艺，例如化学机械研磨(chemical mechanicalpolish，CMP)、回蚀刻(etch back)工艺、前述的组合或类似的工艺。平坦化工艺可以将绝缘材料、纳米结构55和鳍片155平坦化。平坦化工艺暴露出纳米结构55和鳍片155，使得在完成平坦化工艺之后，绝缘材料、纳米结构55和鳍片155的顶表面是齐平的。
然后，凹蚀绝缘材料以形成如图4A和图4B所示的浅沟槽隔离区58/158。绝缘材料的凹蚀使纳米结构55和鳍片155的上部从相邻的浅沟槽隔离区58之间突出。此外，浅沟槽隔离区58/158的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如碟状(dishing))或前述的组合。可以通过适当的蚀刻将浅沟槽隔离区58/158的顶表面形成为平坦的、凸的及/或凹的。浅沟槽隔离区58/158的凹蚀可以使用合适的蚀刻工艺，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如以比纳米结构55和鳍片155的材料更快的速率蚀刻绝缘材料的材料)。举例来说，使用例如可以使用稀释的氢氟酸(dilute hydrofluoric，dHF)的氧化物移除。
关于图2A至图4B所述的工艺仅是如何形成纳米结构55和鳍片155的一个范例。在一些实施例中，可以通过外延成长工艺来形成纳米结构55和鳍片155。举例来说，可以在基底50/150的顶表面上方形成介电层，并且可以蚀刻出穿过介电层的沟槽以暴露出下方的基底50/150。可以在沟槽中外延成长外延结构，并且可以凹蚀介电层，使外延结构从介电层突出以形成纳米结构55和鳍片155。在纳米结构55中，外延结构可以包含第一半导体材料和第二半导体材料的交替层。在鳍片155中，外延结构可以包含同质外延结构或异质外延结构。随后可以凹蚀介电层，使纳米结构55和鳍片155从介电层突出。在外延成长纳米结构55和鳍片155的实施例中，可以在成长期间原位(in situ)掺杂外延成长的材料，其可以免除先前和后续的注入，虽然可以一起使用原位和注入掺杂。
更进一步，在区域50N/150N(例如NMOS区)中外延成长的材料不同于区域50P/150P(例如PMOS区)的材料可能是有利的。在各种实施例中，鳍片155的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围)、碳化硅、纯或大致上纯的锗、III-V族化合物半导体、II-VI族化合物半导体或类似的材料形成。举例来说，用于形成III-V化合物半导体的可用材料包含但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓和类似的材料。
进一步在图4A和图4B中，可以在纳米结构55、鳍片155及/或基底50/150中形成适当的井(未单独示出)。在一些实施例中，可以在区域50N/150N中形成P型井，并且可以在区域50P/150P中形成N型井。在另外的实施例中，P型井或N型井可以形成在区域50N/150N和区域50P/150P中的每一个中。
在包含不同井类型的实施例中，可以使用光刻胶或其他掩模(未单独示出)实现对于区域50N/150N和区域50P/150P的不同注入步骤。举例来说，可以在区域50N/150N中的纳米结构55、鳍片155和浅沟槽隔离区58/158上方形成光刻胶。将光刻胶图案化以暴露出基底50/150的区域50P/150P。可以通过使用旋转涂布(spin-on)技术来形成光刻胶，并且可以使用合适的光刻技术来将光刻胶图案化。一旦图案化光刻胶，就在区域50P/150P中进行n型杂质注入，并且光刻胶可以作为掩模以大致防止n型杂质被注入到区域50N/150N中。n型杂质可以是磷、砷、锑或类似的杂质，注入到区域中的浓度等于或小于1×1018原子/cm3，例如约1×1016原子/cm3至约1×1018原子/cm3，或约5.5×1017原子/cm3。在注入之后，例如通过合适的灰化(ashing)工艺移除光刻胶。
在注入区域50P/150P之后，在区域50P/150P中的纳米结构55、鳍片155和浅沟槽隔离区58/158上方形成光刻胶。将光刻胶图案化以暴露出基底50/150的区域50N/150N。可以通过使用旋转涂布技术来形成光刻胶，并且可以使用合适的光刻技术来将光刻胶图案化。一旦图案化光刻胶，就在区域50N/150N中进行p型杂质注入，并且光刻胶可以作为掩模以大致防止p型杂质被注入到区域50P/150P中。p型杂质可以是硼、氟化硼、铟或类似的杂质，注入到区域中的浓度等于或小于1×1018原子/cm3，例如约1×1016原子/cm3至约1×1018原子/cm3，或约5.05×1017原子/cm3。在注入之后，例如通过合适的灰化工艺移除光刻胶。
在区域50N/150N和区域50P/150P的注入之后，可以进行退火以修复注入损坏并活化注入的p型及/或n型杂质。在一些实施例中，可以在成长期间原位掺杂外延鳍片的成长材料，其可以免除注入，虽然可以一起使用原位和注入掺杂。
在图5A和图5B中，在纳米结构55和鳍片155上形成虚设介电层60/160。虚设介电层60/160可以是例如氧化硅、氮化硅、前述的组合或类似的材料，并且可以根据合适的技术沉积或热成长。在虚设介电层60/160上方形成虚设栅极层62/162，并且在虚设栅极层62/162上方形成掩模层64/164。可以在虚设介电层60/160上方沉积虚设栅极层62/162，然后例如通过化学机械研磨平坦化。可以在虚设栅极层62/162上方沉积掩模层64/164。虚设栅极层62/162可以是导电或非导电材料，并且可以选自包含非晶硅、多晶硅(polycrystalline-silicon，polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的群组。虚设栅极层62/162的沉积可以通过物理气相沉积(physical vapordeposition，PVD)、化学气相沉积、溅镀(sputter)沉积或其他本领域已知且用于沉积所选材料的其他技术。虚设栅极层62/162可以由对隔离区的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64/164可以包含例如氮化硅、氮氧化硅或类似的材料。在此范例中，形成单个虚设栅极层62/162和单个掩模层64/164横跨区域50N/150N和区域50P/150P。应注意的是，虚设介电层60/160被示出为只覆盖纳米结构55/鳍片155仅用于说明的目的。在一些实施例中，可以沉积虚设介电层60/160，使得虚设介电层60/160覆盖浅沟槽隔离区58/158，并在虚设栅极层62/162和浅沟槽隔离区58/158之间延伸。
在图6A～图6D中，可以使用合适的光刻和蚀刻技术来将掩模层64/164(参见图5A和图5B)图案化以形成掩模74/174。然后可以将掩模74/174的图案转移至虚设栅极层62/162。在一些实施例中，也可以将掩模74/174的图案转移到虚设介电层60/160。虚设栅极172覆盖鳍片155的各个通道区168。在一实施例中，通道区可以由第二半导体材料形成。掩模74/174的图案可用于将每个虚设栅极72/172与邻近的虚设栅极72/172物理隔离。虚设栅极72/172的长度方向还可以大致垂直于各个纳米结构55和鳍片155的长度方向。
在图7A～图7D中，在图6A～图6D所示的结构上方形成第一间隔层80和第二间隔层82。在图7A和图7B中，第一间隔层80形成在浅沟槽隔离区58的顶表面、纳米结构55和掩模74的顶表面和侧壁、以及虚设栅极72和虚设介电层60的侧壁上，并且第二间隔层82沉积在第一间隔层80上方。在图7C和图7D中，第一间隔层80形成在浅沟槽隔离区158的顶表面、鳍片155和掩模174的顶表面和侧壁、以及虚设栅极172和虚设介电层160的侧壁上，并且第二间隔层82沉积在第一间隔层80上方。第一间隔层80可以通过热氧化形成或通过化学气相沉积、原子层沉积或类似的方法沉积。第一间隔层80可以由氧化硅、氮化硅、氮氧化硅或类似的材料形成。第二间隔层82可以通过化学气相沉积、原子层沉积或类似的方法沉积。第二间隔层82可以由氧化硅、氮化硅、氮氧化硅或类似的材料形成。
在图8A～图8C中，在区域50P/150N/150P上方形成例如第一图案化光刻胶84的图案化掩模，并在区域50N中蚀刻第一间隔层80和第二间隔层82。可以通过使用旋转涂布或类似的方法在图7A～图7D所示的结构上方沉积光刻胶层来形成第一图案化光刻胶84。然后，可以通过将光刻胶层暴露于图案化的能量源(例如图案化的光源)并显影光刻胶层，以移除光刻胶层的暴露或未暴露的部分来图案化光刻胶层，由此形成第一图案化光刻胶84。然后，使用适当的蚀刻工艺(例如各向同性蚀刻(例如湿式蚀刻工艺)、各向异性蚀刻(例如干式蚀刻工艺)或适当的蚀刻工艺)在区域50N中蚀刻第一间隔层80和第二间隔层82。如图8A所示，保留在区域50N中的纳米结构55的侧壁上的第一间隔层80和第二间隔层82的部分可以具有约5nm至约15nm的高度H1，例如约10nm。如图8B所示，可以从邻近掩模74、虚设栅极72和虚设介电层60的第一间隔层80上方移除第二间隔层82。
在蚀刻第一间隔层80之后，可以在区域50N中进行用于轻掺杂源极/漏极(lightlydoped source/drain，LDD)区(未单独示出)的注入。可以将适当类型的杂质(例如n型)注入到第一图案化光刻胶84所暴露的区域50N中的纳米结构55中。n型杂质可以是先前讨论的任何n型杂质。轻掺杂源极/漏极区可以具有约1×1015原子/cm3至约1×1019原子/cm3的杂质浓度，例如约5×1018原子/cm3。可以使用退火来修复注入损坏并活化注入的杂质。
应注意的是，以上公开内容大致描述了形成间隔物和轻掺杂源极/漏极区的工艺。可以使用其他工艺和顺序。举例来说，可以利用更少或额外的间隔物、可以利用不同的步骤顺序(举例来说，可以在形成第二间隔层82之前蚀刻第一间隔层80、可以形成并移除另外的间隔物)及/或类似的变化。此外，可以使用不同的结构和步骤来形成n型和p型装置。
在图9A和图9B中，在区域50N中的纳米结构55中形成第一凹槽86，并移除第一图案化光刻胶84。第一图案化光刻胶84的移除可以通过任何合适的工艺，例如灰化工艺、剥离(stripping)工艺、类似的工艺或前述的组合，并且可以在形成第一凹槽86之前或之后移除第一图案化光刻胶84。区域50N中的第一凹槽86可以延伸穿过第一半导体层52A～52C和第二半导体层54A～54C，并延伸到基底50中。第一凹槽86可以在第一半导体层52A的底表面下方延伸深度D1并且延伸到基底50中，深度D1为约5nm至约20nm，例如约12.5nm。第一凹槽86可以在第二半导体层54C的顶表面下方延伸深度D2，深度D2为约51nm至约71nm，例如约61nm。在另外的实施例中，第一凹槽86的深度D2可以是约35nm至约45nm，例如约40nm。如图9A所示，浅沟槽隔离区58的顶表面可以与基底50的顶表面齐平。可以通过使用各向异性蚀刻工艺(例如反应离子蚀刻、中性束蚀刻或类似的蚀刻工艺)蚀刻纳米结构55来形成第一凹槽86。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔层80、第二间隔层82、掩模74及/或第一图案化光刻胶84遮蔽区域50P/150N/150P和区域50N中的纳米结构55的一部分。可以使用单个蚀刻工艺来蚀刻多层堆叠56的每一层。在其他实施例中，可以使用多个蚀刻工艺来蚀刻多层堆叠56的层。可以使用定时蚀刻工艺以在第一凹槽86达到期望的深度之后停止蚀刻第一凹槽86。
在图10中，蚀刻由区域50N中的第一凹槽86暴露的由第二半导体材料形成的多层堆叠56的层(例如第一半导体层52A～52C)的侧壁的一部分来形成侧壁凹槽88。可以使用各向同性蚀刻工艺(例如湿式蚀刻或类似的蚀刻)来蚀刻侧壁。可以将侧壁凹槽88蚀刻成具有深度D3，深度D3为约6nm至约10nm，例如约7.5nm。用于蚀刻第一半导体层52A～52C的蚀刻剂可以对第二半导体材料具有选择性，使得第二半导体层54A～54C和基底50相较于第一半导体层52A～52C保持相对未被蚀刻。在第一半导体层52A～52C包含例如SiGe并且第二半导体层54A～54C包含例如Si或SiC的实施例中，四甲基氢氧化铵(tetramethylammoniumhydroxide，TMAH)、氢氧化铵(NH4OH)或类似的材料可用于蚀刻区域50N中的多层堆叠56的侧壁。在另外的实施例中，可以使用干式蚀刻工艺来蚀刻多层堆叠56的层。可以使用氟化氢、其他氟基气体或类似的材料来蚀刻区域50N中的多层堆叠56的侧壁。
在图11中，在侧壁凹槽88中形成第一内间隔物90。可以通过在图10所示的结构上沉积内间隔层(未单独示出)来形成第一内间隔物90。内间隔层的沉积可以通过顺应性(conformal)沉积工艺，例如化学气相沉积、原子层沉积或类似的沉积工艺。内间隔层可以包含例如氮化硅或氮氧化硅的材料，但可以利用任何合适的材料，例如介电常数值小于约3.5的低介电常数(low-k)材料。然后可以蚀刻内间隔层以形成第一内间隔物90。内间隔层的蚀刻可以通过各向异性蚀刻工艺，例如反应离子蚀刻、中性束蚀刻或类似的蚀刻工艺。第一内间隔物90可用于防止随后形成的源极/漏极区(例如第一外延源极/漏极区92，以下参照图14A和图14B讨论)被后续的蚀刻工艺损坏。
在图12A～图12C中，在区域50N/50P/150P上方形成例如第二图案化光刻胶184的图案化掩模，并在区域150N中蚀刻第一间隔层80和第二间隔层82。可以通过使用旋转涂布或类似的方法在所得到的结构上方沉积光刻胶层来形成第二图案化光刻胶184。然后，可以通过将光刻胶层暴露于图案化的能量源(例如图案化的光源)并显影光刻胶层，以移除光刻胶层的暴露或未暴露的部分来图案化光刻胶层，由此形成第二图案化光刻胶184。然后，使用适当的蚀刻工艺(例如各向同性蚀刻(例如湿式蚀刻工艺)、各向异性蚀刻(例如干式蚀刻工艺)或适当的蚀刻工艺)在区域150N中蚀刻第一间隔层80和第二间隔层82。如图12B所示，保留在区域150N中的鳍片155的侧壁上的第一间隔层80和第二间隔层82的部分可以具有约20nm至约35nm的高度H2，例如约27.5nm。如图12C所示，可以从邻近掩模174、虚设栅极172和虚设介电层160的第一间隔层80上方移除第二间隔层82。
在蚀刻第一间隔层80之后，可以在区域150N中进行用于轻掺杂源极/漏极区(未单独示出)的注入。可以将适当类型的杂质(例如n型)注入到第二图案化光刻胶184所暴露的区域150N中的鳍片155中。n型杂质可以是先前讨论的任何n型杂质。轻掺杂源极/漏极区可以具有约1×1015原子/cm3至约1×1019原子/cm3的杂质浓度，例如约5×1018原子/cm3。可以使用退火来修复注入损坏并活化注入的杂质。
应注意的是，以上公开内容大致描述了形成间隔物和轻掺杂源极/漏极区的工艺。可以使用其他工艺和顺序。举例来说，可以利用更少或额外的间隔物、可以利用不同的步骤顺序(举例来说，可以在形成第二间隔层82之前蚀刻第一间隔层80、可以形成并移除另外的间隔物)及/或类似的变化。此外，可以使用不同的结构和步骤来形成n型和p型装置。
在图13A和图13B中，在区域150N中的鳍片155中形成第二凹槽186，并移除第二图案化光刻胶184。第二图案化光刻胶184的移除可以通过任何合适的工艺，例如灰化工艺、剥离工艺、类似的工艺或前述的组合，并且可以在形成第二凹槽186之前或之后移除第二图案化光刻胶184。第二凹槽186可以在被蚀刻的鳍片155的一部分的顶表面下方延伸深度D4，深度D4为约30nm至约60nm，例如约40nm。在另外的实施例中，第二凹槽186的深度D4可以是约20nm至约35nm，例如约27.5nm。可以将在第二凹槽186下方的鳍片155的顶表面设置为高于浅沟槽隔离区58的顶表面的高度H3，高度H3为约0nm至约30nm，例如约20nm。可以通过使用各向异性蚀刻工艺(例如反应离子蚀刻、中性束蚀刻或类似的蚀刻工艺)蚀刻鳍片155来形成第二凹槽186。在用于形成第二凹槽186的蚀刻工艺期间，第一间隔层80、第二间隔层82、掩模174及/或第二图案化光刻胶184遮蔽区域50N/50P/150P和区域150N中的鳍片155的一部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻鳍片155。可以使用定时蚀刻工艺以在第二凹槽186达到期望的深度之后停止蚀刻第二凹槽186。
可以将第一凹槽86蚀刻成比第二凹槽186深。在区域50N中比在区域150N中更容易形成虎齿轮廓(其中凹槽的一部分被蚀刻得比剩余的凹槽更深)，并且可能在所得到的纳米结构场效晶体管中引起问题。举例来说，如果未将第一凹槽86蚀刻到足够的深度，则在侧壁凹槽88的蚀刻期间可能形成虎齿轮廓，侧壁凹槽88可能不被蚀刻到足够的深度，并且在侧壁凹槽88中形成的第一内间隔物90的厚度可能不足。在区域50N中将第一凹槽86蚀刻得较深可以防止形成虎齿轮廓，这可以改善装置效能并减少装置缺陷。
在图14A～图14D中，在第一凹槽86中形成第一外延源极/漏极区92，并在第二凹槽186中形成第二外延源极/漏极区192，以分别对纳米结构55的第二半导体层54A～54C和鳍片155的通道区168施加应力，由此提升效能。第一外延源极/漏极区92可以具有约51nm至约59nm的高度H11，例如约56nm，而第二外延源极/漏极区192可以具有约31nm至约56nm的高度H12，例如约41nm。如图14B所示，在第一凹槽86中形成第一外延源极/漏极区92，使得每个虚设栅极72设置在第一外延源极/漏极区92的各个相邻对之间。如图14D所示，在第二凹槽186中形成第二外延源极/漏极区192，使得每个虚设栅极172设置在第二外延源极/漏极区192的各个相邻对之间。
在一些实施例中，第一间隔层80用于将第一外延源极/漏极区92和第二外延源极/漏极区192与虚设栅极72/172偏移适当的横向距离，使得第一外延层源极/漏极区92和第二外延源极/漏极区192不会造成所得到的纳米结构场效晶体管和鳍式场效晶体管的随后形成的栅极短路。第一内间隔物90可用于将第一外延源极/漏极区92与第一半导体层52A～52C隔开，以防止第一外延源极/漏极区92与所得到的纳米结构场效晶体管的随后形成的栅极电极(例如栅极电极102，以下参照图26A和图26B讨论)之间短路。如图14A和图14C所示，第二间隔层82覆盖区域50P/150P。第二间隔层82防止外延源极/漏极区沉积在不想要的区域中，例如在区域50P/150P中。
区域50N/150N(例如NMOS区)中的第一外延源极/漏极区92和第二外延源极/漏极区192可以分别在第一凹槽86和第二凹槽186中外延成长。第一外延源极/漏极区92和第二外延源极/漏极区192可以包含任何合适的材料，例如适用于n型纳米结构场效晶体管和鳍式场效晶体管的材料。举例来说，在第二半导体层54A～54C和通道区168由第二半导体材料(例如Si或SiC)形成的实施例中，区域50N/150N中的第一外延源极/漏极区92和第二外延源极/漏极区192可以包含对第二半导体层54A～54C和通道区168施加拉伸应变的材料，例如硅、碳化硅、掺杂磷的碳化硅、磷化硅或类似的材料。区域50N/150N中的第一外延源极/漏极区92和第二外延源极/漏极区192可以具有从纳米结构55和鳍片155的相应表面凸起的表面，并且可以具有刻面(facets)。
可以将第一外延源极/漏极区92、第二外延源极/漏极区192、第二半导体层54A～54C及/或通道区168注入掺质以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区的工艺，然后进行退火。源极/漏极区可以具有约1×1019原子/cm3至约1×1021原子/cm3的杂质浓度，例如约5.05×1020原子/cm3。用于源极/漏极区的n型及/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在成长期间原位掺杂第一外延源极/漏极区92和第二外延源极/漏极区192。
在图15A～图15F中，移除第二间隔层82，并在第一间隔层80、第一外延源极/漏极区92、第二外延源极/漏极区192、浅沟槽隔离区58和掩模74/174上方沉积第三间隔层182。可以使用适当的蚀刻工艺(例如各向同性蚀刻(例如湿式蚀刻工艺)、各向异性蚀刻(例如干式蚀刻工艺)或适当的蚀刻工艺)从区域50N/50P/150N/150P中移除第二间隔层82。第三间隔层182的沉积可以通过化学气相沉积、原子层沉积或类似的沉积工艺。第三间隔层182可以由氧化硅、氮化硅、氮氧化硅或类似的材料形成。
在图16A～图16C中，在区域50N/150N/150P上方形成例如第三图案化光刻胶284的图案化掩模，并在区域50P中蚀刻第一间隔层80和第三间隔层182。可以通过使用旋转涂布或类似的方法在图15A～图15F所示的结构上方沉积光刻胶层来形成第三图案化光刻胶284。然后，可以通过将光刻胶层暴露于图案化的能量源(例如图案化的光源)并显影光刻胶层，以移除光刻胶层的暴露或未暴露的部分来图案化光刻胶层，由此形成第三图案化光刻胶284。然后，使用适当的蚀刻工艺(例如各向同性蚀刻(例如湿式蚀刻工艺)、各向异性蚀刻(例如干式蚀刻工艺)或适当的蚀刻工艺)在区域50P中蚀刻第一间隔层80和第二间隔层82。如图16A所示，保留在区域50P中的纳米结构55的侧壁上的第一间隔层80和第三间隔层182的部分可以具有约10nm至约20nm的高度H4，例如约15nm。如图16B所示，可以从邻近掩模74、虚设栅极72和虚设介电层60的第一间隔层80上方移除第三间隔层182。虽然保留在区域50P中的纳米结构55的侧壁上的第一间隔层80和第三间隔层182的部分的高度H4被示出为大于保留在区域50N中的纳米结构55的侧壁上的第一间隔层80和第二间隔层82的高度H1(以上参照图8A讨论)，但高度H4可以等于或小于高度H1。
在蚀刻第一间隔层80之后，可以在区域50P中进行用于轻掺杂源极/漏极区(未单独示出)的注入。可以将适当类型的杂质(例如p型)注入到第三图案化光刻胶284所暴露的区域50P中的纳米结构55中。p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区可以具有约1×1015原子/cm3至约1×1019原子/cm3的杂质浓度，例如约5×1018原子/cm3。可以使用退火来修复注入损坏并活化注入的杂质。
应注意的是，以上公开内容大致描述了形成间隔物和轻掺杂源极/漏极区的工艺。可以使用其他工艺和顺序。举例来说，可以利用更少或额外的间隔物、可以利用不同的步骤顺序(举例来说，可以在形成第三间隔层182之前蚀刻第一间隔层80、可以形成并移除另外的间隔物)及/或类似的变化。此外，可以使用不同的结构和步骤来形成n型和p型装置。
在图17A和图17B中，在区域50P中的纳米结构55中形成第三凹槽286，并移除第三图案化光刻胶284。第三图案化光刻胶284的移除可以通过任何合适的工艺，例如灰化工艺、剥离工艺、类似的工艺或前述的组合，并且可以在形成第三凹槽286之前或之后移除第三图案化光刻胶284。区域50P中的第三凹槽286可以延伸穿过第一半导体层52A～52C和第二半导体层54A～54C，并延伸到基底50中。第三凹槽286可以在第一半导体层52A的底表面下方延伸深度D5并且延伸到基底50中，深度D5为约5nm至约20nm，例如约12.5nm。第三凹槽286可以在第二半导体层54C的顶表面下方延伸深度D6，深度D6为约51nm至约71nm，例如约61nm。在另外的实施例中，第三凹槽286的深度D6可以是约40nm至约50nm，例如约45nm。如图17A所示，浅沟槽隔离区58的顶表面可以与基底50的顶表面齐平。可以通过使用各向异性蚀刻工艺(例如反应离子蚀刻、中性束蚀刻或类似的蚀刻工艺)蚀刻纳米结构55来形成第三凹槽286。在用于形成第三凹槽286的蚀刻工艺期间，第一间隔层80、第二间隔层82、掩模74及/或第三图案化光刻胶284遮蔽区域50N/150N/150P和区域50P中的纳米结构55的一部分。可以使用单个蚀刻工艺来蚀刻多层堆叠56的每一层。在其他实施例中，可以使用多个蚀刻工艺来蚀刻多层堆叠56的层。可以使用定时蚀刻工艺以在第三凹槽286达到期望的深度之后停止蚀刻第三凹槽286。
在图18中，蚀刻由区域50P中的第三凹槽286暴露的由第二半导体材料形成的多层堆叠56的层(例如第一半导体层52A～52C)的侧壁的一部分来形成侧壁凹槽188。可以使用各向同性蚀刻工艺(例如湿式蚀刻或类似的蚀刻)来蚀刻侧壁。可以将侧壁凹槽188蚀刻成具有深度D7，深度D7为约6nm至约10nm，例如约7.5nm。用于蚀刻第一半导体层52A～52C的蚀刻剂可以对第二半导体材料具有选择性，使得第二半导体层54A～54C和基底50相较于第一半导体层52A～52C保持相对未被蚀刻。在第一半导体层52A～52C包含例如SiGe并且第二半导体层54A～54C包含例如Si或SiC的实施例中，四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或类似的材料可用于蚀刻区域50P中的多层堆叠56的侧壁。在另外的实施例中，可以使用干式蚀刻工艺来蚀刻多层堆叠56的层。可以使用氟化氢、其他氟基气体或类似的材料来蚀刻区域50P中的多层堆叠56的侧壁。
在图19中，在侧壁凹槽188中形成第二内间隔物190。可以通过在图18所示的结构上沉积内间隔层(未单独示出)来形成第二内间隔物190。内间隔层的沉积可以通过顺应性沉积工艺，例如化学气相沉积、原子层沉积或类似的沉积工艺。内间隔层可以包含例如硅(Si)、掺杂硼的硅(Si：B)、氮化硅(SiN)、氮碳化硅(SiCN)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)的材料或类似的材料，但可以利用任何合适的材料。然后可以蚀刻内间隔层以形成第二内间隔物190。内间隔层的蚀刻可以通过各向异性蚀刻工艺，例如反应离子蚀刻、中性束蚀刻或类似的蚀刻工艺。第二内间隔物190可用于防止随后形成的源极/漏极区(例如第三外延源极/漏极区292，以下参照图22A和图22B讨论)被后续的蚀刻工艺损坏。
形成在第三凹槽286中的外延源极/漏极区(例如第三外延源极/漏极区292，以下参照图22A和图22B讨论)可以由比第一外延源极/漏极区92的材料更难沉积的材料形成。如此一来，第二内间隔物190可以由有助于在第三凹槽286中的外延源极/漏极区的外延成长的材料形成，例如硅。第一内间隔物90可以由低介电常数材料形成，以在第一外延源极/漏极区92和栅极电极(例如栅极电极102，以下参照图26A和图26B讨论)之间提供良好的绝缘，以防止第一外延源极/漏极区92和栅极电极之间短路。第一内间隔物90可以具有约3nm至约8nm的厚度，例如约5nm，而第二内间隔物190可以具有约2nm至约4nm的厚度，例如约3nm。提供相对较厚的内间隔物可进一步有助于外延源极/漏极区的沉积。如此一来，侧壁凹槽188的深度可以大于侧壁凹槽88的深度，并且第二内间隔物190的厚度可以大于第一内间隔物90的厚度。如此一来，可以在第三凹槽286中形成具有高品质、减少缺陷的外延源极/漏极区，并且可以为第二半导体层54A～54C提供改善的应变和迁移率。
在图20A～图20C中，在区域50N/50P/150N上方形成例如第四图案化光刻胶384的图案化掩模，并在区域150P中蚀刻第一间隔层80和第三间隔层182。可以通过使用旋转涂布或类似的方法在所得到的结构上方沉积光刻胶层来形成第四图案化光刻胶384。然后，可以通过将光刻胶层暴露于图案化的能量源(例如图案化的光源)并显影光刻胶层，以移除光刻胶层的暴露或未暴露的部分来图案化光刻胶层，由此形成第四图案化光刻胶384。然后，使用适当的蚀刻工艺(例如各向同性蚀刻(例如湿式蚀刻工艺)、各向异性蚀刻(例如干式蚀刻工艺)或适当的蚀刻工艺)在区域150P中蚀刻第一间隔层80和第三间隔层182。如图20B所示，保留在区域150P中的鳍片155的侧壁上的第一间隔层80和第三间隔层182的部分可以具有约20nm至约35nm的高度H5，例如约27.5nm。如图20C所示，可以从邻近掩模174、虚设栅极172和虚设介电层160的第一间隔层80上方移除第三间隔层182。
在蚀刻第一间隔层80之后，可以在区域150P中进行用于轻掺杂源极/漏极区(未单独示出)的注入。可以将适当类型的杂质(例如p型)注入到第四图案化光刻胶384所暴露的区域150P中的鳍片155中。p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区可以具有约1×1015原子/cm3至约1×1019原子/cm3的杂质浓度，例如约5×1018原子/cm3。可以使用退火来修复注入损坏并活化注入的杂质。
应注意的是，以上公开内容大致描述了形成间隔物和轻掺杂源极/漏极区的工艺。可以使用其他工艺和顺序。举例来说，可以利用更少或额外的间隔物、可以利用不同的步骤顺序(举例来说，可以在形成第三间隔层182之前蚀刻第一间隔层80、可以形成并移除另外的间隔物)及/或类似的变化。此外，可以使用不同的结构和步骤来形成n型和p型装置。
在图21A和图21B中，在区域150P中的鳍片155中形成第四凹槽386，并移除第四图案化光刻胶384。第四图案化光刻胶384的移除可以通过任何合适的工艺，例如灰化工艺、剥离工艺、类似的工艺或前述的组合，并且可以在形成第四凹槽386之前或之后移除第四图案化光刻胶384。第四凹槽386可以在不被蚀刻的鳍片155的一部分的顶表面下方延伸深度D8，深度D8为约30nm至约60nm，例如约40nm。在另外的实施例中，第四凹槽386的深度D8可以是约20nm至约35nm，例如约27.5nm。可以将在第四凹槽386下方的鳍片155的顶表面设置为高于浅沟槽隔离区58的顶表面的高度H6，高度H6为约0nm至约30nm，例如约20nm。可以通过使用各向异性蚀刻工艺(例如反应离子蚀刻、中性束蚀刻或类似的蚀刻工艺)蚀刻鳍片155来形成第四凹槽386。在用于形成第四凹槽386的蚀刻工艺期间，第一间隔层80、第二间隔层82、掩模174及/或第四图案化光刻胶384遮蔽区域50N/50P/150N和区域150P中的鳍片155的一部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻鳍片155。可以使用定时蚀刻工艺以在第四凹槽386达到期望的深度之后停止蚀刻第四凹槽386。
可以将第三凹槽286蚀刻成比第四凹槽386深。在区域50P中比在区域150P中更容易形成虎齿轮廓，并且可能在所得到的纳米结构场效晶体管中引起问题。举例来说，如果未将第三凹槽286蚀刻到足够的深度，则在侧壁凹槽188的蚀刻期间可能形成虎齿轮廓，侧壁凹槽188可能不被蚀刻到足够的深度，并且在侧壁凹槽188中形成的第二内间隔物190的厚度可能不足。在区域50P中将第三凹槽286蚀刻得较深可以防止形成虎齿轮廓，这可以改善装置效能并减少装置缺陷。
在图22A～图22D中，在第三凹槽286中形成第三外延源极/漏极区292，并在第四凹槽386中形成第四外延源极/漏极区392，以分别对纳米结构55的第二半导体层54A～54C和鳍片155的通道区168施加应力，由此提升效能。第三外延源极/漏极区292可以具有约50nm至约60nm的高度H13，例如约55nm，而第四外延源极/漏极区392可以具有约5nm至约25nm的高度H14，例如约15nm。如图22B所示，在第三凹槽286中形成第三外延源极/漏极区292，使得每个虚设栅极72设置在第三外延源极/漏极区292的各个相邻对之间。如图22D所示，在第二凹槽186中形成第二外延源极/漏极区192，使得每个虚设栅极172设置在第二外延源极/漏极区192的各个相邻对之间。
在一些实施例中，第一间隔层80用于将第三外延源极/漏极区292和第四外延源极/漏极区392与虚设栅极72/172偏移适当的横向距离，使得第三外延源极/漏极区292和第四外延源极/漏极区392不会造成所得到的纳米结构场效晶体管和鳍式场效晶体管的随后形成的栅极短路。第二内间隔物190可用于将第三外延源极/漏极区292与第一半导体层52A～52C隔开，以防止第三外延源极/漏极区292与所得到的纳米结构场效晶体管的随后形成的栅极电极(例如栅极电极102，以下参照图26A和图26B讨论)之间短路。如图22A和图22C所示，第三间隔层182覆盖区域50N/150N。第三间隔层182防止外延源极/漏极区沉积在不想要的区域中，例如在区域50N/150N中。
区域50P/150P(例如PMOS区)中的第三外延源极/漏极区292和第四外延源极/漏极区392可以分别在第三凹槽286和第四凹槽386中外延成长。第三外延源极/漏极区292和第四外延源极/漏极区392可以包含任何合适的材料，例如适用于p型纳米结构场效晶体管和鳍式场效晶体管的材料。举例来说，在第二半导体层54A～54C和通道区168由第二半导体材料(例如Si或SiC)形成的实施例中，区域50P/150P中的第三外延源极/漏极区292和第四外延源极/漏极区392可以包含对第二半导体层54A～54C和通道区168施加压缩应变的材料，例如硅锗、掺杂硼的硅锗、锗、锗锡或类似的材料。区域50P/150P中的第三外延源极/漏极区292和第四外延源极/漏极区392可以具有从纳米结构55和鳍片155的相应表面凸起的表面，并且可以具有刻面。
第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区292和第四外延源极/漏极区392可以具有不同的侧壁高度。区域150N/150P中的鳍片155可以比区域50N/50P中的纳米结构55更近地间隔开。举例来说，区域150N/150P中的相邻鳍片155可以彼此间隔约10nm至约20nm，例如约15nm，而区域50N/50P中的相邻纳米结构55可以彼此间隔约20nm至约40nm，例如约30nm。可以通过控制外延源极/漏极区的侧壁高度来控制沉积期间外延源极/漏极区的横向成长，这可以用于防止相邻的外延源极/漏极区之间的桥接。因为区域150N/150P中的鳍片155比区域50N/50P中的纳米结构55更近地间隔开，所以在鳍片155中形成的第二外延源极/漏极区192和第四外延源极/漏极区392的侧壁高度可以大于在纳米结构55中的形成第一外延源极/漏极区92和第三外延源极/漏极区292的侧壁高度，由此防止相邻的外延源极/漏极区之间的桥接。可以通过控制邻近第一凹槽86、第二凹槽186、第三凹槽286和第四凹槽386的第一间隔层80和第二间隔层82/第三间隔层182的高度H1、H2、H4和H5来控制第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区392和第四外延源极/漏极区392的侧壁高度，其中第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区392和第四外延源极/漏极区392形成于第一凹槽86、第二凹槽186、第三凹槽286和第四凹槽386中。第一外延源极/漏极区92可以具有约5nm至约15nm的侧壁高度H7，例如约10nm，第二外延源极/漏极区192可以具有约20nm至约35nm的侧壁高度H9，例如约27.5nm，第三外延源极/漏极区292可以具有约10nm至约20nm的侧壁高度H8，例如约15nm，并且第四外延源极/漏极区392可以具有约20nm至约35nm的侧壁高度H10，例如约27.5nm。提供较大体积的外延源极/漏极区可以改善装置效能；对于外延源极/漏极区使用不同的侧壁高度允许在最大化效能的同时防止桥接。
区域50P中的第三外延源极/漏极区292的侧壁高度也可以不同于区域50N中的第一外延源极/漏极区92的侧壁高度。第三外延源极/漏极区292可以由在沉积期间比第一外延源极/漏极区92的材料具有更大的横向成长的材料形成。如此一来，第三外延源极/漏极区292的侧壁高度可以大于第一外延源极/漏极区92的侧壁高度，以防止在相邻的第三外延源极/漏极区292和第一外延源极/漏极区92之间桥接。具体而言，第一外延源极/漏极区92可具有约5nm至约15nm的侧壁高度H7，例如约10nm，而第三外延源极/漏极区292可以具有约10nm至约20nm的侧壁高度H8，例如约15nm。提供较大体积的外延源极/漏极区可以改善装置效能；对于外延源极/漏极区使用不同的侧壁高度允许在最大化效能的同时防止桥接。
可以将第三外延源极/漏极区292、第四外延源极/漏极区392、第二半导体层54A～54C及/或通道区168注入掺质以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区的工艺，然后进行退火。源极/漏极区可以具有约1×1019原子/cm3至约1×1021原子/cm3的杂质浓度，例如约5.05×1020原子/cm3。用于源极/漏极区的n型及/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在成长期间原位掺杂第三外延源极/漏极区292和第四外延源极/漏极区392。
图23A至图28B示出制造实施例装置的各种额外步骤。图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图27A、图27B、图28A和图28B示出区域50N和区域50P中的任何一个的部件，并且图23C、图23D、图24C、图24D、图25C、图25D、图26C、图26D、图27C、图27D、图28C和图28D示出区域150N和区域150P中的任何一个的部件。举例来说，图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图27A、图27B、图28A和图28B所示的结构可适用于区域50N和区域50P两者，并且图23C、图23D、图24C、图24D、图25C、图25D、图26C、图26D、图27C、图27D、图28C和图28D所示的结构可适用于区域150N和区域150P两者。在每一图伴随的内文中描述区域50N和区域50P或区域150N和区域150P的结构上的差异(如果有的话)。
在图23A～图23D中，移除第三间隔层182，并在图6A、图15B/22B、6C和图15E/22D所示的结构上方沉积第一层间电介质(interlayer dielectric，ILD)96(图7A～图22D的工艺不会改变图6A和图6C所示的剖面，图16A～图22D的工艺不会改变图15B和图15E所示的剖面)。可以使用适当的蚀刻工艺(例如各向同性蚀刻(例如湿式蚀刻工艺)、各向异性蚀刻(例如干式蚀刻工艺)或适当的蚀刻工艺)从区域50N/50P/150N/150P移除第三间隔层182。第一层间电介质96可以由介电材料形成，并且可以通过任何合适的方法来沉积，例如化学气相沉积、等离子体辅助化学气相沉积(plasma-enhanced CVD，PECVD)或可流动式化学气相沉积。介电材料可以包含磷硅酸盐玻璃(phospho-silicate glass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phospho-silicateglass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)或类似的材料。可以使用通过任何合适的工艺形成的其他绝缘材料。在一些实施例中，在第一层间电介质96与第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区292、第四外延源极/漏极区392、掩模74/174和第一间隔物80之间设置接触蚀刻停止层(contact etch stoplayer，CESL)94。接触蚀刻停止层94可以包含蚀刻速率与上方的第一层间电介质96的材料不同的介电材料，例如氮化硅、氧化硅、氮氧化硅或类似的材料。
在图24A～图24D中，可以进行例如化学机械研磨的平坦化工艺，以使第一层间电介质96的顶表面与虚设栅极72/172或掩模74/174的顶表面齐平。平坦化工艺也移除虚设栅极72/172上的掩模74/174、以及沿着掩模74/174的侧壁的第一间隔物80的一部分。在平坦化工艺之后，虚设栅极74/174、第一间隔物80和第一层间电介质96的顶表面是齐平的。因此，虚设栅极72/172的顶表面由第一层间电介质96暴露出来。在一些实施例中，可以保留掩模74/174，在这种情况下，平坦化工艺使第一层间电介质96的顶表面与掩模74/174和第一间隔物80的顶表面齐平。
在图25A～图25D中，在蚀刻步骤中移除虚设栅极72/172和掩模74/174(如果存在)，由此形成第五凹槽486。也可以移除第五凹槽486中的虚设介电层60/160的部分。在一些实施例中，仅移除虚设栅极72/172，保留虚设介电层60/160并由第五凹槽486暴露出来。在一些实施例中，从裸片(die)的第一区(例如核心逻辑区域)中的第五凹槽486移除虚设介电层60/160，并在裸片的第二区(例如输入/输出区域)中的第五凹槽486中保留虚设介电层60/160。在一些实施例中，通过各向异性干式蚀刻工艺移除虚设栅极72/172。举例来说，蚀刻工艺可以包含使用一或多种反应气体的干式蚀刻工艺，反应气体以比第一层间电介质96或第一间隔层80更快的速率选择性地蚀刻虚设栅极72/172。每个第五凹槽486暴露多层堆叠56或鳍片155及/或在多层堆叠56或鳍片155上，多层堆叠56或鳍片155作为随后完成的纳米结构场效晶体管和鳍式场效晶体管中的通道区。多层堆叠56或鳍片155的作为通道区的部分设置在第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区292或第四外延源极/漏极区392的相邻对之间。在移除期间，当蚀刻虚设栅极72/172时，虚设介电层60/160可作为蚀刻停止层。然后，在移除虚设栅极72/172之后，可以可选地移除虚设介电层60/160。
进一步在图25A和图25B中，从区域50N/150N移除第一半导体层52A～52C，在区域50N/150N中延伸第五凹槽486。第一半导体层52A～52C的移除可以通过各向同性蚀刻工艺，例如湿式蚀刻或类似的蚀刻工艺。可以使用对第一半导体层52A～52C的材料具有选择性的蚀刻剂来移除第一半导体层52A～52C，而第二半导体层54A～54C和鳍片155相较于第一半导体层52A～52C保持相对未蚀刻。在第一半导体层52A～52C包含例如SiGe并且第二半导体层54A～54C包含例如Si或SiC的实施例中，四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或类似的材料可用于移除第一半导体层52A～52C。
在图26A～图26D中，形成栅极介电层100和栅极电极102以替换栅极。栅极介电层100顺应性地沉积在第五凹槽486中，例如在纳米结构55和鳍片155的顶表面和侧壁上以及在第二半导体层54A～54C的顶表面、侧壁和底表面上。栅极介电层100也可以沉积在第一层间电介质96、接触蚀刻停止层94、第一间隔层80和浅沟槽隔离区58的顶表面上。根据一些实施例，栅极介电层100包含氧化硅、氮化硅或前述的多层结构。在一些实施例中，栅极介电层100包含高介电常数介电材料，并且在这些实施例中，栅极介电层100可以具有大于约7.0的介电常数值，并且可以包含铪、铝、锆、镧、锰、钡、钛、铅及前述的组合的硅酸盐或金属氧化物。栅极介电层100的形成方法可以包含分子束沉积(molecular-beam deposition，MBD)、原子层沉积、等离子体辅助化学气相沉积或类似的方法。
栅极电极102分别沉积在栅极介电层100上方，并填充第五凹槽486的剩余部分。栅极电极102可以包含含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、前述的组合或前述的多层结构。举例来说，虽然在图26A～图26D中示出单层栅极电极102，但栅极电极102可以包含任意数量的衬层102A、任意数量的功函数调整层和填充材料。在填充第五凹槽486之后，可以进行例如化学机械研磨的平坦化工艺以移除栅极介电层100的多余部分和栅极电极102的材料，这些多余部分在第一层间电介质96的顶表面上方。栅极介电层100和栅极电极102的材料的剩余部分因此形成所得到的纳米结构场效晶体管和鳍式场效晶体管的取代栅极。栅极电极102和栅极介电层100可以被统称为“栅极堆叠”。
区域50N/50P/150N/150P中的栅极介电层100的形成可以同时发生，使得每个区域中的栅极介电层100由相同的材料形成，并且栅极电极102的形成可以同时发生，使得每个区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极介电层100可以由不同的工艺形成，使得栅极介电层100可以是不同的材料，及/或每个区域中的栅极电极102可以由不同的工艺形成，使得栅极电极102可以是不同的材料。当使用不同的工艺时，可以使用各种掩模步骤来遮蔽和暴露出适当的区域。
在图27A～图27D中，在第一层间电介质96上方沉积第二层间电介质106。在一些实施例中，第二层间电介质106是由可流动式化学气相沉积方法形成的可流动膜。在一些实施例中，第二层间电介质106可以由介电材料形成，例如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似的材料，并且可以通过任何合适的方法来沉积，例如化学气相沉积、等离子体辅助化学气相沉积或类似的方法。根据一些实施例，在形成第二层间电介质106之前，凹蚀栅极堆叠(包含栅极介电层100和相应上方的栅极电极102)，由此在栅极堆叠正上方和第一间隔层80的相反部分之间形成凹槽。在凹槽中填充栅极掩模104，其包含一或多层介电材料，例如氮化硅、氮氧化硅或类似的材料，然后进行平坦化工艺以移除在第一层间电介质96上方延伸的介电材料的多余部分。随后形成的栅极接触件(例如栅极接触件108，以下参照图28A～图28D讨论)穿过栅极掩模104以接触凹蚀后的栅极电极102的顶表面。
在图28A～图28D中，形成栅极接触件108和源极/漏极接触件110。形成穿过第二层间电介质106和第一层间电介质96的用于源极/漏极接触件110的开口，并形成穿过第二层间电介质106和栅极掩模104的用于栅极接触件108的开口。可以使用合适的光刻和蚀刻技术来形成开口。可以在开口中形成一或多层衬层，例如扩散阻挡层、粘着层或类似的层以及导电材料。衬层可以包含钛、氮化钛、钽、氮化钽或类似的材料。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍或类似的材料。可以进行例如化学机械研磨的平坦化工艺以从第二层间电介质106的表面移除多余的材料。剩余的衬层和导电材料在开口中形成源极/漏极接触件110和栅极接触件108。可以进行退火工艺以在源极/漏极接触件110与第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区292和第四外延源极/漏极区392之间的界面形成硅化物。源极/漏极接触件110物理和电性耦合至第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区292和第四外延源极/漏极区392，并且栅极接触件108物理和电性耦合至栅极电极102。源极/漏极接触件110和栅极接触件108可以在不同的工艺中形成，或者可以在相同的工艺中形成。虽然将源极/漏极接触件110和栅极接触件108示出为形成相同的剖面，但应理解的是，源极/漏极接触件110和栅极接触件108中的每一个可以形成为不同的剖面，这可以避免接触件的短路。
如先前所讨论的，第一内间隔物90和第二内间隔物190可以形成为具有不同的厚度并且可以由不同的材料形成。这样可以提高装置效能并减少装置缺陷。第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区292和第四外延源极/漏极区392可以形成为具有不同的鳍片侧壁高度，这可以同时防止相邻的外延源极/漏极区之间的桥接。这也提高装置效能并减少装置缺陷。此外，将第一凹槽86和第三凹槽286蚀刻至比第二凹槽186和第四凹槽386更深可以防止在第一外延源极/漏极区92和第三外延源极/漏极区292中形成虎齿轮廓，其进一步提高装置效能并减少装置缺陷。
图29A～图35C示出第一外延源极/漏极区92’与第二外延源极/漏极区192’分开沉积并且第三外延源极/漏极区292’与第四外延源极/漏极区392’分开沉积的实施例。产生图29A的步骤可以与图2A～图11所示的步骤相同或相似；因此，对于其他实施例，这些步骤和中间结构未单独示出。
在图29A～图29C中，在第一凹槽86中形成第一外延源极/漏极区92’，以对区域50N中的纳米结构55的第二半导体层54A～54C施加应力，由此提高效能。如图29A和图29C所示，第二间隔层82’覆盖区域50P/150N/150P。第二间隔层82’防止第一外延源极/漏极区92’沉积在不想要的区域中，例如在区域50P/150N/150P中。如图29A和图29B所示，第一外延源极/漏极区92’可以沉积在区域50N中。第一外延源极/漏极区92’可以由与以上参照图14A和图14B讨论的第一外延源极/漏极区92相同或相似的材料并且通过相同或相似的方法形成。
在图30A和图30B中，移除第二间隔层82’，并在第一间隔层80、第一外延源极/漏极区92’和浅沟槽隔离区58上方沉积第三间隔层182’。第二间隔层82’的移除可以使用适当的蚀刻工艺，例如各向同性蚀刻(例如湿式蚀刻工艺)、各向异性蚀刻(例如干式蚀刻工艺)或适当的蚀刻工艺。第三间隔层182’的沉积可以通过化学气相沉积、原子层沉积或类似的沉积工艺。第三间隔层182’可以由氧化硅、氮化硅、氮氧化硅或类似的材料形成。在沉积第三间隔层182’之后，进行与图12A～图13B所示的步骤相同或相似的步骤。
在图31A～图31C中，在第二凹槽186中形成第二外延源极/漏极区192’，以对区域150N中的鳍片155的通道区168施加应力，由此提高效能。如图31A和图31B所示，第三间隔层182’覆盖区域50N/50P/150P。第三间隔层182’防止第二外延源极/漏极区192’沉积在不想要的区域中，例如在区域50N/50P/150P中。如图31B和图31C所示，第二外延源极/漏极区192’可以沉积在区域150N中。第二外延源极/漏极区192’可以由与以上参照图14C和图14D讨论的第二外延源极/漏极区192相同或相似的材料并且通过相同或相似的方法形成。
在图32A和图32B中，移除第三间隔层182’，并在第一间隔层80、第一外延源极/漏极区92’、第二外延源极/漏极区192’和浅沟槽隔离区58上方沉积第四间隔层282’。第三间隔层182’的移除可以使用适当的蚀刻工艺，例如各向同性蚀刻(例如湿式蚀刻工艺)、各向异性蚀刻(例如干式蚀刻工艺)或适当的蚀刻工艺。第四间隔层282’的沉积可以通过化学气相沉积、原子层沉积或类似的沉积工艺。第四间隔层282’可以由氧化硅、氮化硅、氮氧化硅或类似的材料形成。在沉积第四间隔层282’之后，进行与图15A～图19所示的步骤相同或相似的步骤。
在图33A～图33C中，在第三凹槽286中形成第三外延源极/漏极区292’，以对区域50P中的纳米结构55的第二半导体层54A～54C施加应力，由此提高效能。如图33A和图33C所示，第四间隔层282’覆盖区域50N/150P/150N。第四间隔层282’防止第三外延源极/漏极区292’沉积在不想要的区域中，例如在区域50N/150P/150N中。如图33A和图33B所示，第三外延源极/漏极区292’可以沉积在区域50P中。第三外延源极/漏极区292’可以由与以上参照图22A和图22B讨论的第三外延源极/漏极区292相同或相似的材料并且通过相同或相似的方法形成。
在图34A和图34B中，移除第四间隔层282’，并在第一间隔层80、第一外延源极/漏极区92’、第二外延源极/漏极区192’、第三外延源极/漏极区292’和浅沟槽隔离区58上方沉积第五间隔层382’。第四间隔层282’的移除可以使用适当的蚀刻工艺，例如各向同性蚀刻(例如湿式蚀刻工艺)、各向异性蚀刻(例如干式蚀刻工艺)或适当的蚀刻工艺。第五间隔层382’的沉积可以通过化学气相沉积、原子层沉积或类似的沉积工艺。第五间隔层382’可以由氧化硅、氮化硅、氮氧化硅或类似的材料形成。在沉积第五间隔层382’之后，进行与图20A～图21B所示的步骤相同或相似的步骤。
在图35A～图35C中，在第四凹槽386中形成第四外延源极/漏极区392’，以对区域150P中的鳍片155的通道区168施加应力，由此提高效能。如图35A和图35B所示，第五间隔层382’覆盖区域50N/50P/150N。第五间隔层382’防止第四外延源极/漏极区392’沉积在不想要的区域中，例如在区域50N/50P/150N中。如图35B和图35C所示，第四外延源极/漏极区392’可以沉积在区域150P中。第四外延源极/漏极区392’可以由与以上参照图22C和图22D讨论的第四外延源极/漏极区392相同或相似的材料并且通过相同或相似的方法形成。
在沉积第四外延源极/漏极区392’之后，进行与图23A～图28D所示的步骤相同或相似的步骤。虽然图29A～图35C描述按顺序形成第一外延源极/漏极区92’、第二外延源极/漏极区192’、第三外延源极/漏极区292’和第四外延源极/漏极区392’，但本技术领域中技术人员将理解的是，可以用任何顺序形成第一外延源极/漏极区92’、第二外延源极/漏极区192’、第三外延源极/漏极区292’和第四外延源极/漏极区392’。
图36A～图39B根据各种实施例示出第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区292和第四外延源极/漏极区392的详细示意图。第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区292和第四外延源极/漏极区392可以各自包含多层半导体材料。第一外延源极/漏极区92、第二外延源极/漏极区192、第三外延源极/漏极区292和第四外延源极/漏极区392可以使用上述任何实施例来形成，并且可以具有图36A～图39B所示的任何相应结构。
在图36A和图36B中，第一外延源极/漏极区92可以包含第一半导体材料层92A、在第一半导体材料层92A上方的第二半导体材料层92B以及在第二半导体材料层92B上方的第三半导体材料层92C。可以外延成长第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一个。第一半导体材料层92A可以包含掺杂的半导体材料，例如掺杂碳、砷、磷化物的硅或类似的材料。第一半导体材料层92A的掺质浓度(例如碳[C]、磷化物[P]或砷[As]的浓度)可以为约1×1019原子/cm3至约1×1021原子/cm3，例如约5×1020原子/cm3。第二半导体材料层92B可以包含掺杂的半导体材料，例如掺杂磷化物的硅或类似的材料。第二半导体材料层92B的掺质浓度可以大于第一半导体材料层92A的掺质浓度。举例来说，第二半导体材料层92B的掺质浓度可以为约1×1021原子/cm3至约5×1021原子/cm3，例如约3×1021原子/cm3。第三半导体材料层92C可以包含掺杂的半导体材料，例如掺杂磷化物的硅或类似的材料。第三半导体材料层92C的掺质浓度可以小于第一半导体材料层92A的掺质浓度。举例来说，第三半导体材料层92C的掺质浓度可以为约1×1019原子/cm3至约5×1020原子/cm3，例如约3×1020原子/cm3。可以从第二半导体层54A～54C和基底50选择性地成长第一半导体材料层92A。如图36B所示，从分开的第二半导体层54A～54C和基底50成长的第一半导体材料层92A的部分可以不彼此合并。第一半导体材料层92A的厚度可以为约1nm至约5nm，例如约3nm。未合并的第一半导体材料层92A可用于改善第一外延源极/漏极区92的品质、改善装置效能并减少装置缺陷。
第三外延源极/漏极区292可以包含第一半导体材料层292A、在第一半导体材料层292A上方的第二半导体材料层292B以及在第二半导体材料层292B上方的第三半导体材料层292C。可以外延成长第一半导体材料层292A、第二半导体材料层292B和第三半导体材料层292C中的每一个。第一半导体材料层292A可以包含半导体材料(例如硅)、掺杂的半导体材料(例如掺杂硼的硅或掺杂硼的硅锗)或类似的材料。第一半导体材料层292A可以的掺质浓度(例如硼[B]或类似的材料的浓度)为约1×1020原子/cm3至约1×1021原子/cm3，例如约5×1020原子/cm3。在第一半导体材料层292A包含硅锗的实施例中，第一半导体材料层292A的锗原子浓度可以小于约30％，例如约15％。第二半导体材料层292B可以包含掺杂的半导体材料，例如掺杂硼的硅锗或类似的材料。第二半导体材料层292B的掺质浓度可以为约1×1020原子/cm3至约1.5×1021原子/cm3，例如约5×1020原子/cm3。第二半导体材料层292B的锗浓度可以大于第一半导体材料层292A的锗浓度。举例来说，第二半导体材料层292B的锗原子浓度可以为约30％至约60％，例如约55％。第二半导体材料层292B可以具有锗和硼两者的梯度浓度。第三半导体材料层292C可以包含半导体材料，例如硅、硅锗或类似的材料。第三半导体材料层292C的锗浓度可以低于第一半导体材料层292A的锗浓度。举例来说，第三半导体材料层292C的锗原子浓度可以小于约20％，例如约10％。可以从第二半导体层54A～54C和基底50选择性地成长第一半导体材料层292A。如图36B所示，从分开的第二半导体层54A～54C和基底50成长的第一半导体材料层292A的部分可以不彼此合并。第一半导体材料层292A的厚度可以为约2nm至约5nm，例如约4nm。未合并的第一半导体材料层292A可用于改善第三外延源极/漏极区292的品质、改善装置效能并减少装置缺陷。
在图37A和图37B中，第一外延源极/漏极区92可以被形成为第一半导体材料层92A的厚度大于图36A和图36B所示的第一半导体材料层92A的厚度。举例来说，第一半导体材料层92A的厚度可以为约2nm至约8nm，例如约6nm。由于第一半导体材料层92A的厚度增加，如图37B所示，从分开的第二半导体层54A～54C和基底50选择性地成长的第一半导体材料层92A的部分可以合并。
进一步在图37A和图37B中，第三外延源极/漏极区292可以被形成为第一半导体材料层292A的厚度大于图36A和图36B所示的第一半导体材料层292A的厚度。举例来说，第一半导体材料层292A的厚度可以为约4nm至约8nm，例如约6nm。由于第一半导体材料层292A的厚度增加，如图37B所示，从分开的第二半导体层54A～54C和基底50选择性地成长的第一半导体材料层292A的部分可以合并。
在图38A和图38B中，在第二半导体层54A～54C和基底50上外延成长第四半导体材料层92D，然后在第四半导体材料层92D上外延成长基底50和第一半导体材料层92A。第四半导体材料层92D可以包含半导体材料(例如硅)、掺杂的半导体材料(例如掺杂砷的硅)或类似的材料。第四半导体材料层92D的掺质浓度(例如砷[As]或类似的材料的浓度)可以为约1×1020原子/cm3至约2×1021原子/cm3，例如约5×1020原子/cm3。第四半导体材料层92D的厚度可以小于约5nm，例如约2nm。第一半导体材料层92A的厚度可以为约1nm至约5nm，例如约3nm。虽然第四半导体材料层92D的各个部分被示出为未合并，但在一些实施例中，第四半导体材料层92D的各个部分可以合并，类似于图37B所示的第一半导体材料层92A。
进一步在图38A和图38B中，在第二半导体层54A～54C和基底50上外延成长第四半导体材料层292D，然后在第四半导体材料层292D上外延成长第一半导体材料层292A。第四半导体材料层292D可以包含半导体材料(例如硅)、掺杂的半导体材料(例如掺杂硼的硅)或类似的材料。第四半导体材料层292D的掺质浓度(例如硼[B]或类似的材料的浓度)可以为约1×1020原子/cm3至约2×1021原子/cm3，例如约5×1020原子/cm3。第四半导体材料层292D的厚度可以小于约5nm，例如约2nm。第一半导体材料层292A的厚度可以为约2nm至约5nm，例如约4nm。虽然第四半导体材料层292D的各个部分被示出为未合并，但在一些实施例中，第四半导体材料层292D的各个部分可以合并，类似于图37B所示的第一半导体材料层292A。
可以包含第四半导体材料层92D和第四半导体材料层292D，以增加第一半导体材料层92A和第一半导体材料层292A的合并宽裕度。这提供第一半导体材料层92A和第一半导体材料层292A以较小的厚度合并，并提供改善的装置效能和减少的装置缺陷。
在图39A和图39B中，第二外延源极/漏极区192可以包含第一半导体材料层192A、在第一半导体材料层192A上方的第二半导体材料层192B以及在第二半导体材料层192B上方的第三半导体材料层192C。可以外延成长第一半导体材料层192A、第二半导体材料层192B和第三半导体材料层192C中的每一个。第一半导体材料层192A可以包含掺杂的半导体材料，例如掺杂碳、砷、磷化物的硅或类似的材料。第一半导体材料层192A的掺质浓度(例如碳[C]、磷化物[P]或砷[As]的浓度)可以为约1×1019原子/cm3至约1×1021原子/cm3，例如约5×1020原子/cm3。第二半导体材料层192B可以包含掺杂的半导体材料，例如掺杂磷化物的硅或类似的材料。第二半导体材料层192B的掺质浓度可以大于第一半导体材料层192A的掺质浓度。举例来说，第二半导体材料层192B的掺质浓度可以为约1×1021原子/cm3至约5×1021原子/cm3，例如约3×1021原子/cm3。第三半导体材料层192C可以包含掺杂的半导体材料，例如掺杂磷化物的硅或类似的材料。第三半导体材料层192C的掺质浓度可以小于第一半导体材料层192A的掺质浓度。举例来说，第三半导体材料层192C的掺质浓度可以为约1×1019原子/cm3至约5×1020原子/cm3，例如约3×1020原子/cm3。可以从基底150上方的通道区168选择性地成长第一半导体材料层192A。第一半导体材料层192A的厚度可以为约1nm至约5nm，例如约3nm。
第四外延源极/漏极区392可以包含第一半导体材料层392A、在第一半导体材料层392A上方的第二半导体材料层392B以及在第二半导体材料层392B上方的第三半导体材料层392C。可以外延成长第一半导体材料层392A、第二半导体材料层392B和第三半导体材料层392C中的每一个。第一半导体材料层392A可以包含半导体材料(例如硅)、掺杂的半导体材料(例如掺杂硼的硅或掺杂硼的硅锗)或类似的材料。第一半导体材料层392A的掺质浓度(例如硼[B]或类似的材料的浓度)可以为约1×1020原子/cm3至约4×1021原子/cm3，例如约5×1020原子/cm3。在第一半导体材料层392A包含硅锗的实施例中，第一半导体材料层392A的锗原子浓度可以小于约30％，例如约15％。第二半导体材料层392B可以包含掺杂的半导体材料，例如掺杂硼的硅锗或类似的材料。第二半导体材料层392B的掺质浓度可以为约1×1020原子/cm3至约4×1021原子/cm3，例如约5×1020原子/cm3。第二半导体材料层392B的锗浓度可以大于第一半导体材料层392A的锗浓度。举例来说，第二半导体材料层392B的锗原子浓度可以为约30％至约60％，例如约55％。第二半导体材料层292B可以具有锗和硼两者的梯度浓度。第三半导体材料层392C可以包含半导体材料，例如硅、硅锗或类似的材料。第三半导体材料层392C的锗浓度可以低于第一半导体材料层392A的锗浓度。举例来说，第三半导体材料层392C的锗原子浓度可以小于约20％，例如约10％。可以从基底150上方的通道区168选择性地成长第一半导体材料层392A。第一半导体材料层392A的厚度可以为约2nm至约5nm，例如约4nm。
以上参照图29A～图35C讨论的步骤可用于独立地形成第一外延源极/漏极区92’、第二外延源极/漏极区192’、第三外延源极/漏极区292’和第四外延区源极/漏极区392’。外延源极/漏极区可因此形成为具有以上参照图36A～图39B讨论的任何半导体材料层。独立地形成每个外延源极/漏极区允许独立地调整每个外延源极/漏极区(例如通过在不同的外延源极/漏极区中包含不同的半导体材料层)、增加装置设计灵活性、增加装置效能、并减少装置缺陷。
根据一实施例，半导体装置包含半导体基底；在半导体基底上方的第一纳米结构；在半导体基底上方的第一栅极堆叠，并且第一栅极堆叠围绕第一纳米结构的四个侧面；邻近第一栅极堆叠和第一纳米结构的第一外延源极/漏极区；在与半导体基底的主表面平行的方向上，在第一栅极堆叠和第一外延源极/漏极区之间的第一内间隔层，第一内间隔层包含第一材料；在半导体基底上方的第二纳米结构；在半导体基底上方的第二栅极堆叠，并且第二栅极堆叠围绕第二纳米结构的四个侧面；邻近第二栅极堆叠和第二纳米结构的第二外延源极/漏极区；以及在与半导体基底的主表面平行的方向上，在第二栅极堆叠和第二外延源极/漏极区之间的第二内间隔层，第二内间隔层包含与第一材料不同的第二材料。在一实施例中，第一材料包含介电常数小于3.5的材料，并且第二材料包含硅。在一实施例中，第一内间隔层在平行于半导体基底的主表面的方向上的厚度为3nm至8nm，并且第二内间隔层在平行于半导体基底的主表面的方向上的厚度为2nm至4nm。在一实施例中，半导体装置还包含邻近第一栅极堆叠和第一外延源极/漏极区的侧壁的第一栅极间隔物，第一栅极间隔物具有邻近第一外延源极/漏极区的侧壁的第一高度；以及邻近第二栅极堆叠和第二外延源极/漏极区的侧壁的第二栅极间隔物，第二栅极间隔物具有邻近第二外延源极/漏极区的侧壁的第二高度，第二高度大于第一高度。在一实施例中，第一高度为5nm至15nm，并且第二高度为10nm至20nm。在一实施例中，第一外延源极/漏极区的高度为30nm至70nm，并且第二外延源极/漏极区的高度为30nm至70nm。
根据另一实施例，一方法包含在半导体基底上方形成多层堆叠，多层堆叠包含第一半导体材料和不同于第一半导体材料的第二半导体材料的交替层；遮蔽多层堆叠的第一区域；蚀刻多层堆叠的第二区域以形成暴露出半导体基底的第一开口；经由第一开口蚀刻第一半导体材料的侧壁以形成第一凹槽；在第一凹槽中形成第一内间隔物；在第一开口中外延成长第一源极/漏极区；遮蔽多层堆叠的第二区域；蚀刻多层堆叠的第一区域以形成暴露出半导体基底的第二开口；经由第二开口蚀刻第一半导体材料的侧壁以形成第二凹槽；在第二凹槽中形成第二内间隔物；以及在第二开口中外延成长第二源极/漏极区。在一实施例中，将第一凹槽蚀刻成比第二凹槽深。在一实施例中，第一内间隔物的形成包含在第一凹槽中沉积硅材料，第二内间隔物的形成包含在第二凹槽中沉积介电常数小于3.5的材料。在一实施例中，此方法还包含蚀刻多层堆叠以在第一区域中形成第一纳米结构并在第二区域中形成第二纳米结构；形成邻近第一纳米结构的侧壁的第一间隔物；以及形成邻近第二纳米结构的侧壁的第二间隔物，第一间隔物的第一高度大于第二间隔物的第二高度。在一实施例中，第一间隔物的高度为10nm至20nm，并且第二间隔物的高度为5nm至15nm。在一实施例中，将第二区域蚀刻成具有40nm至50nm的深度以形成第一开口，并将第一区域蚀刻成具有35nm至45nm的深度以形成第二开口。
根据又一实施例，一方法包含在半导体基底的第一区域上方形成多层堆叠，多层堆叠包含第一半导体材料和不同于第一半导体材料的第二半导体材料的交替层；蚀刻多层堆叠以形成第一纳米结构；蚀刻半导体基底的第二区域以形成第一鳍片；遮蔽半导体基底的第二区域；蚀刻第一纳米结构以形成暴露出半导体基底的第一开口；经由第一开口蚀刻第一半导体材料的侧壁以形成第一凹槽；在第一凹槽中形成第一内间隔物；在第一开口中外延成长第一源极/漏极区；遮蔽半导体基底的第一区域；蚀刻第一鳍片以形成第二开口；以及在第二开口中外延成长第二源极/漏极区。在一实施例中，此方法还包含形成邻近第一纳米结构的侧壁的第一间隔物；以及形成邻近第一鳍片的侧壁的第二间隔物，第一间隔物的第一高度小于第二间隔物的第二高度。在一实施例中，第一高度为5nm至20nm，并且第二高度为20nm至35nm。在一实施例中，将第一纳米结构蚀刻成具有51nm至71nm的深度以形成第一开口，并将第一鳍片蚀刻成具有30nm至60nm的深度以形成第二开口。在一实施例中，第一源极/漏极区的外延成长包含在第二半导体材料和半导体基底上选择性地沉积第三半导体材料；以及在第三半导体材料上沉积与第三半导体材料不同的第四半导体材料，第四半导体材料接触第一内间隔物。在一实施例中，第一源极/漏极区的外延成长包含在第二半导体材料和半导体基底上选择性地沉积第三半导体材料；以及在第三半导体材料上沉积与第三半导体材料不同的第四半导体材料，第四半导体材料与第一内间隔物、第二半导体材料和半导体基底被第三半导体材料隔开。在一实施例中，第一源极/漏极区的外延成长包含在第二半导体材料和半导体基底上选择性地沉积第三半导体材料；以及第二源极/漏极区的外延成长包含在半导体基底上选择性地沉积第四半导体材料，第三半导体材料的厚度大于第四半导体材料的厚度。在一实施例中，第一源极/漏极区的最底表面和第一源极/漏极区的最顶表面之间的高度大于第二源极/漏极区的最底表面和第二源极/漏极区的最顶表面之间的高度。
以上概述数个实施例的部件，使得本技术领域中技术人员可以更加理解本发明实施例的面向。本技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优点。本技术领域中技术人员也应该理解到，此类等效的结构并未悖离本发明实施例的精神与范围，并且他们能在不违背本发明实施例的精神和范围下，做各式各样的改变、取代和调整。

Claims (1)

1.一种半导体装置，包括：
一半导体基底；
一第一纳米结构，在该半导体基底上方；
一第一栅极堆叠，在该半导体基底上方并围绕该第一纳米结构的四个侧面；
一第一外延源极/漏极区，邻近该第一栅极堆叠和该第一纳米结构；
一第一内间隔层，在与该半导体基底的一主表面平行的方向上，在该第一栅极堆叠和该第一外延源极/漏极区之间，该第一内间隔层包括一第一材料；
一第二纳米结构，在该半导体基底上方；
一第二栅极堆叠，在该半导体基底上方并围绕该第二纳米结构的四个侧面；
一第二外延源极/漏极区，邻近该第二栅极堆叠和该第二纳米结构；以及
一第二内间隔层，在与该半导体基底的该主表面平行的方向上，在该第二栅极堆叠和该第二外延源极/漏极区之间，该第二内间隔层包括与该第一材料不同的一第二材料。
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