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KR102584048B1 - 불균일한 게이트 프로파일을 갖는 반도체 디바이스 구조물 - Google Patents

불균일한 게이트 프로파일을 갖는 반도체 디바이스 구조물 Download PDF

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KR102584048B1
KR102584048B1 KR1020210061921A KR20210061921A KR102584048B1 KR 102584048 B1 KR102584048 B1 KR 102584048B1 KR 1020210061921 A KR1020210061921 A KR 1020210061921A KR 20210061921 A KR20210061921 A KR 20210061921A KR 102584048 B1 KR102584048 B1 KR 102584048B1
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gate
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치-셍 라이
유-판 펭
리-팅 첸
유-산 루
유-베이 우
웨이-충 순
유안-칭 펭
쿠에이-유 카오
시-야오 린
치-한 린
페이-이 리우
징 이 얀
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조물은, 반도체 기판; 반도체 기판 위로 돌출되는 핀 활성 영역; 및 핀 활성 영역 상에 배치되는 게이트 스택을 포함하는데; 여기서 게이트 스택은 하이-k 유전체 재료 층, 및 하이-k 유전체 재료 층 상에 배치되는 다양한 금속 층을 포함한다. 게이트 스택은, 단면도에서, 상단 표면에서 제1 치수(D1)를, 저부 표면에서 제2 치수(D2)를, 그리고 상단 표면과 저부 표면 사이의 위치에서 제3 치수(D3)를 갖는 단면에서 불균일한 프로파일을 가지는데, 여기서 D1 및 D2의 각각은 D3보다 더 크다.

Description

불균일한 게이트 프로파일을 갖는 반도체 디바이스 구조물{SEMICONDUCTOR DEVICE STRUCTURE WITH UNEVEN GATE PROFILE}
우선권 데이터
본 출원은 2020년 5월 15일자로 출원된 발명의 명칭이 "GATE STRUCTURE AND METHOD WITH ENHANCED GATE CONTACT AND THRESHOLD VOLTAGE"인 미국 특허 가출원 제62/704,570호(대리인 관리 번호 제P2020-0572/24061.4204PV01호)에 대한 우선적으로 주장하는데, 상기 가출원의 전체 개시는 참조에 의해 본원에 통합된다.
집적 회로 산업의 첨단 기술 노드에서, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)와 같은 전계 효과 트랜지스터(field-effect transistor; FET)의 게이트 스택을 형성하기 위해 하이-k(high k) 유전체 재료 및 금속이 채택된다. 금속 게이트 스택을 형성하기 위한 현존하는 방법에서는, 더미 게이트를 제거하고 게이트 재료를 사용하여 게이트 트렌치를 충전하는 게이트 대체 프로세스에서 금속 게이트가 형성된다. 높은 패킹 밀도 및 작은 피쳐 사이즈에 기인하여, 특히, 3D 핀 전계 효과 트랜지스터(fin field effect transistor; FINFET)와 같은 3D 구조물을 갖는 FET의 경우, 적절한 갭 충전 및 프로파일 제어를 달성하는 것이 어렵다. 더구나, 디바이스 성능 및 제품 수율이 도전 과제가 된다. 따라서, 상기에서 식별되는 문제를 해결하기 위해서는 금속 게이트 스택의 구조물 및 그것을 제조하는 방법이 필요로 된다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것이 강조된다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다. 다양한 도면 및 관련된 텍스트는 파워포인트(Power Point) 파일로 제공된다. 특히,
도 1 및 도 2는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 다양한 제조 스테이지에서의 반도체 구조물의 사시도이다.
도 3a 및 도 3b는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 제조 스테이지에서의 반도체 구조물의 사시도 및 단면도이다.
도 4a는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 구조물의 사시도이다.
도 4b, 도 4c, 도 4d 및 도 4e는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 다양한 제조 스테이지에서의 도 4a의 반도체 구조물의 단면도이다.
도 4f는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 부분적인, 도 4e의 반도체 구조물의 단면도이다.
도 5는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 제조 스테이지에서의 반도체 구조물의 사시도이다.
도 6a 및 도 6b는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 제조 스테이지에서의 반도체 구조물의 사시도 및 단면도이다.
도 7은, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 제조 스테이지에서의 반도체 구조물의 단면도이다.
도 8a, 도 8b 및 도 8c는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 제조 스테이지에서의 반도체 구조물의 사시도 및 단면도이다.
도 9a 및 도 9b는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 제조 스테이지에서의 반도체 구조물의 상면도 및 사시도이다.
도 9c는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 부분적인, 도 9a의 반도체 구조물의 상면도이다.
도 9d는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 부분적인, 도 9a의 반도체 구조물의 사시도이다.
도 9e 및 도 9f는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 부분적인, 도 9a의 반도체 구조물의 상면도 및 단면도이다.
도 10a는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 구조물의 상면도이다.
도 10b, 도 10c, 도 10d 및 도 10e는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 부분적인, 도 10a의 반도체 구조물의 단면도이다.
도 10b' 및 도 10c'는, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는, 부분적인, 도 10a의 반도체 구조물의 상면도이다.
도 11은 몇몇 실시형태에 따른 반도체 구조물을 제조하는 방법의 플로우차트이다.
도 12a 및 도 12b는 몇몇 실시형태에 따라 구성되는, 도 9a의 게이트 스택의 단면도를 예시한다.
도 13은, 몇몇 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 구조물의 단면도이다.
하기의 개시는, 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다. 여전히 또한, "약", "대략", 및 등등으로 수 또는 수의 범위가 설명되는 경우, 그 용어는, 달리 명시되지 않는 한, 설명되는 수의 +/- 10 % 이내에 있는 수를 포괄하도록 의도된다. 예를 들면, 용어 "약 5 nm"는 4.5 nm에서부터 5.5 nm까지의 치수 범위를 포괄한다.
본 개시는 핀 활성 영역 및 핀 활성 영역 상에 형성되는 전계 효과 트랜지스터(FET)를 갖는 반도체 구조물의 다양한 실시형태를 제공하며, 그들 트랜지스터는 핀 FET(FinFET)으로 또한 지칭된다. 특히, FinFET을 갖는 반도체 구조물은 불균일한 단면도 및 상면도를 갖는 게이트 스택을 포함한다. 더 구체적으로, 게이트 스택은 두 개의 인접한 핀 활성 영역 사이의 간격에서 세그먼트를 포함하고 게이트 스택의 세그먼트는 단면도에서 모래시계 형상을 그리고 상면도에서 조롱박(gourd) 형상을 갖는다. 본 개시는 또한 몇몇 실시형태에 따른 그것을 제조하는 방법을 제공한다. 개시된 반도체 구조물 및 그것을 제조하는 방법은 더 나은 게이트 충전 윈도우, 생산 수율 이득 및 감소된 기생 커패시턴스를 포함하는 디바이스 성능 향상, 및 게이트 제어 향상을 제공한다.
도 1 내지 도 10e는, 몇몇 실시형태에 따라 구성되는, 다양한 제조 스테이지에서의 반도체 구조물(100)의 사시도, 단면도, 상면도이다. 도 11은 반도체 구조물(100)을 제조하는 방법(200)의 하나의 실시형태의 플로우차트이다. 도 12a 및 도 12b는, 다양한 실시형태에 따라 구성되는 반도체 구조물(100) 내의 게이트 스택의 단면도이다. 도 13은 몇몇 실시형태에 따라 구성되는 반도체 구조물(100)의 단면도이다. 반도체 구조물(100) 및 그것을 제조하는 방법(200)은 도 1 내지 도 13을 참조하여 집합적으로 설명된다.
방법(200)은 반도체 기판(102)을 구비하는 반도체 구조물(100)을 제공하는 것에 의해 202에서 시작된다. 반도체 기판(102)은 실리콘을 포함한다. 대안적으로, 반도체 기판(102)은 게르마늄 또는 실리콘 게르마늄을 포함한다. 다른 실시형태에서, 반도체 기판(102)은, 다이아몬드, 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), GaAsP, AlInAs, AlGaAs, GaInP, 또는 이들의 다른 적절한 조합과 같은 다른 반도체 재료를 사용할 수도 있다.
반도체 기판(102)은 또한 이온 주입과 같은 적절한 기술에 의해 형성되는 n 웰 및 p 웰과 같은 다양한 도핑 영역을 포함한다. 반도체 기판(102)은 또한, 활성 영역(104)을 정의하기 위해 기판 내에 형성되며 활성 영역 상의 다양한 디바이스를 분리하는 다양한 격리 피쳐(108), 예컨대 얕은 트렌치 격리(shallow trench isolation; STI) 피쳐를 포함한다. STI 피쳐의 형성은 기판에서 트렌치를 에칭하는 것 및 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산질화물(silicon oxynitride)과 같은 절연체 재료에 의해 트렌치를 충전하는 것을 포함할 수도 있다. 충전된 트렌치는, 실리콘 질화물이 트렌치를 충전한 열 산화물 라이너 층과 같은 다층 구조물을 가질 수도 있다. 하나의 실시형태에서, STI 피쳐는 다음과 같은 프로세싱 시퀀스를 사용하여 생성될 수도 있다: 패드 산화물을 성장시키는 것, 저압 화학적 증착(low pressure chemical vapor deposition; LPCVD) 질화물 층을 형성하는 것, 포토레지스트 및 마스킹을 사용하여 트렌치를 형성하도록 기판을 패턴화하는 것, 기판에서 트렌치를 에칭하는 것, 옵션 사항으로(optionally) 트렌치 계면을 향상시키도록 열 산화물 트렌치 라이너를 성장시키는 것, 화학적 증착(chemical vapor deposition; CVD)에 의해 트렌치를 실리콘 산화물로 충전하는 것, 및 연마하고 평탄화하기 위해 화학적 기계적 평탄화(chemical mechanical planarization; CMP)를 사용하는 것.
몇몇 실시형태에서, 반도체 기판(102)의 상단 표면(top surface) STI 피쳐(108)의 상단 표면은 실질적으로 동일 평면이고, 그 결과 공통의 상단 표면이 된다. 이것은 평면 구조물로 지칭된다. 몇몇 실시형태에서, 반도체 기판(102)의 상단 표면 및 STI 피쳐(108)의 상단 표면은 동일 평면이 아니며, 그 결과, 도 1에서 예시되는 반도체 구조물(100)에서의 핀 구조물(104)과 같은 3 차원 구조물이 된다. 반도체 구조물(100)에서, 활성 영역(104)은 STI 피쳐(108)의 상단 표면 위로 연장되고, 따라서, 핀 구조물 또는 핀 활성 영역으로 지칭된다. 따라서, 다양한 디바이스가 핀 구조물(104) 상에 형성된다. 특히, 전계 효과 트랜지스터(FET)가 핀 구조물(104) 상에 형성되고 FET의 대응하는 게이트는 핀 구조물의 다수의 표면(상단 표면 및 측벽)으로부터의 채널과 커플링되고, 따라서 디바이스 성능을 향상시킨다. 따라서, 핀 구조물(104) 상에 형성되는 FET는 FinFET로 지칭된다.
개시된 반도체 구조물(100) 및 그것을 제조하는 방법(200)은 집적 회로, 특히 FinFET에 대한 향상을 제공한다. 핀 구조물(104)은 다양한 기술에 의해 형성될 수도 있다. 몇몇 실시형태에서, 핀 구조물(104)은, 예컨대 선택적 에칭에 의해, STI 피쳐(108)를 리세스화하는(recessing) 것에 의해 형성된다. 몇몇 다른 실시형태에서, 핀 구조물(104)은 선택적 에피택시 성장(selective epitaxy growth; SEG)에 의해 형성된다. SEG 프로세스에서, 핀 구조물(104)은, 다른 기능(예를 들면, 변형 효과(straining effect))을 추가로 달성하기 위해, 기판(102)의 것과 동일한 반도체 재료(예컨대, 실리콘) 또는 대안적으로 상이한 반도체 재료(예컨대 실리콘 게르마늄 또는 실리콘 탄화물)를 사용하여 형성된다. 핀은 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀은, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 희생 층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성된다. 그 다음, 희생 층은 제거되고, 그 다음, 남아 있는 스페이서 또는 맨드릴(mandrel)은 핀을 패턴화하기 위해 사용될 수도 있다.
여전히 도 1을 참조하면, 다양한 도핑된 웰이 하나 이상의 핀 활성 영역(104)에서 형성될 수도 있다. 몇몇 실시형태에서, 핀 활성 영역(104)은 p 타입 FET(p-type FET; pFET) 또는 n 타입 FET(n-type FET; nFET)과 같은 FET을 형성하도록 설계된다. 몇몇 예에서, pFET는 핀 활성 영역(104) 상에 형성될 것이고, 도핑된 웰은 인(P)과 같은 n 타입 도펀트를 포함한다. 몇몇 다른 예에서, nFET는 핀 활성 영역(104) 상에 형성될 것이고, 도핑된 웰은 활성 영역에서 분포되는 p 타입 도펀트, 예컨대 붕소(B)를 포함한다. 도펀트는, 하나 이상의 이온 주입과 같은 적절한 도핑 프로세스에 의해 마스크 층의 개구를 통해 도핑된 웰에 도입될 수도 있다. STI 피쳐(108)는 또한 소망되는 활성 영역에 대한 도펀트를 정의하도록 기능한다. 몇몇 실시형태에서, nFET 및 pFET 둘 모두는 기판(102)에서, 예컨대 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 회로에서 형성된다.
방법(200)은 반도체 기판(102) 상에 하나 이상의 게이트 스택(110')을 형성하는 것에 의한 동작(204)으로 진행한다. 게이트 스택(110')이 나중의 스테이지에서 금속 게이트 스택에 의해 대체될 것이기 때문에, 따라서, 그것은 더미 게이트 스택(110')으로 또한 지칭된다. 게이트 스택(110')은 게이트 유전체 층 및 게이트 전도성 층을 포함할 수도 있다. 더미 게이트 스택(110')의 형성은 더미 게이트 재료(들)(110)의 퇴적 및 더미 게이트 재료(들)(110)를 패턴화하는 것을 포함한다. 패턴화는 리소그래피 프로세스 및 에칭을 더 포함한다. 게이트 재료(110)를 패턴화하기 위해 하드 마스크 층이 추가로 사용될 수도 있다. 특히, 개시된 방법(200)은 향상된 디바이스 성능 및 증가된 수율을 위해 특정한 게이트 프로파일(형상, 치수 및 비율을 포함함)을 갖는 게이트 스택(110')을 형성한다. 동작(204)은 다수의 프로세싱 단계(또는 하위 동작)(220-232)를 포함하며 몇몇 실시형태에 따라 하기에서 더욱 상세하게 설명된다.
도 2를 참조하면, 방법(200)은 핀 활성 영역(104) 및 STI 피쳐(108) 상에 하나 이상의 게이트 재료 층(또는 게이트 재료)(110)을 퇴적하기 위한 동작(220)을 포함한다. 핀 활성 영역(104)의 상단 표면은 STI 피쳐(108)의 상단 표면 위에 있는 숫자 104a에 의해 참조된다. 게이트 재료 층(110)은 핀 활성 영역(104) 및 STI 피쳐(108) 상에 퇴적되고 핀 활성 영역(104)의 상단 표면(104a) 위로 연장된다. 묘사된 실시형태에서, 게이트 재료 층(110)은 폴리실리콘 층을 포함하거나, 또는 대안적으로 실리콘 산화물 층 및 실리콘 산화물 층 상의 폴리실리콘 층을 포함한다. 실리콘 산화물 층은 열 산화에 의해 형성될 수도 있고 폴리실리콘 층은, CVD, 유동 가능 CVD(flowable CVD; FCVD)와 같은 적절한 퇴적에 의해 형성될 수도 있다. 하나의 예에서, 폴리실리콘 층은 도핑되지 않는다. 다른 예에서, 폴리실리콘 층은 약 500 옹스트롬과 약 1000 옹스트롬 사이의 범위에 있는 두께를 갖는다. 퇴적 이후 상단 표면을 평탄화하기 위해, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스가 적용될 수도 있다.
도 3a 및 도 3b를 참조하면, 방법(200)은 퇴적 및 리소그래피 프로세스에 의해 게이트 재료 층(110) 상에 패턴화된 마스크 층(112)을 형성하기 위한 동작(222)을 포함할 수도 있다. 패턴화된 마스크 층(112)은 게이트 재료 층(110)을 패턴화하기 위한 에칭 마스크로서 사용된다. 패턴화된 마스크 층(112)은 다양한 게이트 영역을 정의하고 제거될 게이트 재료 층(110)의 부분을 노출시키는 다양한 개구를 포함한다. 패턴화된 마스크 층(112)은 하드 마스크, 예컨대 하나 이상의 유전체 재료, 또는 대안적으로 소프트 마스크, 예컨대 포토레지스트를 포함한다. 묘사된 실시형태에서, 패턴화된 마스크 층(112)이 사용되며, 실리콘 질화물 막(112a) 및 실리콘 질화물 막(112a) 상의 실리콘 산화물 막(112b)을 포함하는데, 112a 및 112b는 일괄적으로 숫자 112에 의해 참조된다. 하나의 예로서, 실리콘 질화물 막(112a) 및 실리콘 산화물 막(112b)은 저압 화학적 증착(LPCVD) 프로세스 또는 다른 적절한 퇴적에 의해 폴리실리콘 층 상에 퇴적될 수도 있다. 실리콘 질화물 층 및 실리콘 산화물 층은 패턴화 프로시져를 사용하여 추가로 패턴화된다. 패턴화 프로시져는, (도 3a에서 예시되는 바와 같이) 패턴화된 포토레지스트 층(114)을 형성하기 위한 포토리소그래피 프로세스 및 패턴화된 포토레지스트 층(114)의 개구 내에 실리콘 산화물 막(112b) 및 실리콘 질화물 막(112a)을 에칭하고, 그에 의해, 도 3b에서 예시되는 바와 같이, 패턴화된 마스크 층(112)을 형성하기 위한 에칭 프로세스를 포함할 수도 있다. 예시적인 포토리소그래피 프로세스는 포토레지스트 코팅, 소프트 베이킹, 마스크 정렬, 노광, 노광 이후 베이킹(post-exposure baking), 포토레지스트 현상 및 하드 베이킹의 프로세싱 단계를 포함할 수도 있다. 포토리소그래피 노광 프로세스는 또한, 무마스크(mask-less) 포토리소그래피, 전자 빔 라이팅(electron-beam writing), 이온 빔 라이팅(ion-beam writing), 및 분자 임프린트와 같은 다른 적절한 방법으로 구현될 수도 있거나 또는 대체될 수도 있다. 패턴화된 포토레지스트 층(114)은, 습식 스트리핑(wet stripping) 또는 플라즈마 애싱(plasma ashing)과 같은 적절한 방법에 의해 패턴화된 마스크 층(112)의 형성 이후 제거될 수도 있다. 도 3a는 하나의 예시적인 직사각형 피쳐를 갖는 패턴화된 포토레지스트 층(114)만을 예시하고, 한편, 패턴화된 마스크 층(112)은 네 개의 예시적인 피쳐를 포함한다는 것을 유의한다. 그들은 제한을 위해 의도되는 것이 아니라 단지 예시만을 위한 것이다. 유사한 예시적인 피쳐가 다음의 도면에서 제한 없이 예시된다.
도 4a를 참조하면, 방법(200)은 게이트 재료 층(110)을 패턴화하여 게이트 스택(110')을 형성하는 것을 더 포함한다. 하나 이상의 에칭 프로세스가 패턴화된 마스크(112)의 개구를 통해 게이트 재료 층(110)에 적용된다. 에칭 프로세스는 건식 에칭(dry etching), 습식 에칭(wet etching), 다른 적절한 에칭 또는 이들의 조합을 포함할 수도 있다. 방법(200)은, 도 4a 내지 도 4f 및 다른 도면에서 예시되는 바와 같이, 다수의 에칭 단계 및 게이트 재료(110)를 패턴화하도록 그리고 소망되는 기하학적 형상, 치수, 및 치수 비율을 갖는 게이트 프로파일을 갖는 게이트 스택(110')을 형성하도록 설계되는 표면 개질 프로세스를 더 포함하는 패턴화 프로시져(121)를 포함한다. 게이트 대체 이후, 최종 금속 게이트 스택은 기하학적 형상, 치수, 및 치수 비율을 포함하는 게이트 프로파일을 지닌다. 도 4f는 게이트 스택(110')의 단면도이다. 게이트 스택(110')은 도 4f에서 예시되는 바와 같이 모래시계 형상을 포함한다. 더욱 상세하게는, 게이트 스택(110')은 핀 활성 영역(104)의 상단 표면(104a) 위의 상부 부분(upper portion)(110a), 및 핀 활성 영역(104)의 상단 표면 아래의 중간 부분(110b) 및 하부 부분(lower portion)(110c)을 포함한다. 게이트 스택(110')의 상부 부분(110a)은 100 nm에서부터 150 nm까지의 범위에 있는 높이(H1)를 가지며, 10 nm에서부터 20 nm까지의 범위에 있는 제1 폭에 걸쳐 있다. 게이트 스택(110')의 중간 부분(110b)은 40 nm에서부터 80 nm까지의 범위에 있는 높이(H2)를 가지며, 저부(bottom)에서 10 nm에서부터 20 nm까지의 범위에 있는 제2 폭 및 상단에서 10 nm에서부터 15 nm까지의 범위에 있는 제3 폭에 걸쳐 있다. 게이트 스택(110')의 하부 부분(110c)은 20 nm에서부터 40 nm까지의 범위에 있는 높이(H3)를 갖는다. 몇몇 실시형태에서, 비율(H1/H2)은 2.5와 3.5 사이의 범위에 있고, 비율(H2/H3)은 1.5와 2 사이의 범위에 있다. 게이트 스택(110')의 최소 폭은 게이트 스택(110')의 상부 부분(110a)과 중간 부분(110b) 사이의 계면에서 위치된다. 게이트 스택(110') 및 다양한 에칭 프로세스(예컨대 224, 228, 및 230) 및 표면 개질(예컨대, 226)을 포함하는 패턴화 프로시져(121)는 도 4b, 도 4c, 도 4d 및 도 4e를 참조하여 하기에서 추가로 설명된다. 도 4b, 도 4c, 도 4d 및 도 4e는 다양한 제조 스테이지에서 STI 피쳐(108) 상의 X 방향을 따라 절단되는 반도체 구조물(100)의 단면도이다. 따라서, 게이트 재료 층(110)은, 도 4a에서 예시되는 바와 같이, 핀 활성 영역(104)의 상단 표면(104a) 위의 몇몇 부분 및 그 아래의 다른 부분을 포함한다.
도 4b를 참조하면, 방법(200)은 게이트 재료 층(110)에 대해 제1 에칭 프로세스를 수행하는 것에 의한 동작(224)을 포함하고, 그 결과, 게이트 재료 층(110)에서 형성되는 트렌치(126)가 된다. 묘사된 실시형태에서, 동작(224)에서의 제1 에칭 프로세스는 이산화황(SO2) 및 수소(H2)를 포함하는 제1 에천트를 적용한다. 실시형태의 연장선 상에서, 제1 에천트는 산소(O2), SO2, 질소(N2), 및 H2를 포함한다. 제1 에칭 프로세스는 10 atm과 500 atm 사이의 범위에 있는 가스 압력; 10 ℃와 120 ℃ 사이의 범위에 있는 에칭 온도; 5 W와 1500 W 사이의 범위에 있는 에칭 플라즈마 전력; 및 아르곤(Ar)의 운반 가스를 포함한다. 제1 에칭 프로세스는 핀 활성 영역(104)의 상단 표면(104a) 위의 게이트 재료 층(110)의 상부 부분을 에칭하도록 제어되는데, 이것은 에칭 지속 기간 또는 다른 적절한 엔드 포인트 제어 방법에 의해 제어될 수도 있다.
도 4c를 참조하면, 방법(200)은 트렌치(126) 내의 게이트 재료 층(110)의 측벽에 대해 표면 개질 프로세스를 수행하는 것에 의한 동작(226)을 포함한다. 표면 개질 프로세스는 게이트 재료 층(110)(예를 들면, 본 실시형태에서 폴리실리콘)의 표면 특성을 개질하도록 설계되고, 그에 의해, 게이트 재료 층(110)의 처리된 표면 층(128)을 형성한다. 더 구체적으로, 표면 개질 프로세스는 후속하는 에칭 프로세스에 대해 내성이 있도록(또는 민감하지 않도록) 게이트 재료 층(110)의 표면을 개질하도록 설계된다. 묘사된 실시형태에서, 표면 개질 프로세스는 이온 주입에 의해 트렌치(126) 내의 게이트 재료 층(110)의 측벽 표면으로 탄소(C), 질소(N2) 또는 둘 모두를 도입하고, 그에 의해, 처리된 표면 층(128)을 형성한다. 본 실시형태에서, 처리된 표면 층(128)은 탄소 및 질소 중 적어도 하나 및 실리콘을 포함한다. 몇몇 예에서, 처리된 표면 층(128)은 실리콘, 탄소 및 질소를 포함한다. 몇몇 실시형태에서, 처리된 표면 층(128)은 0.5 nm와 1 nm 사이의 범위에 있는 두께를 갖는다. 몇몇 실시형태에서, 처리된 표면 층(128)에서의 N2 및 탄소의 농도는, 5 mt(mTorr)에서부터 10 mt까지의 범위에 있는 부분 압력을 N2 및 20 mt에서부터 50 mt까지의 범위에 있는 부분 압력을 갖는 탄소 함유 가스와 같은, 이온 주입 동안의 대응하는 가스의 부분 압력에 의해 제어되고, 그에 의해 CF4를 형성한다. 여전히 몇몇 실시형태에서, 동작(226)에서의 이온 주입은 200 mt에서부터 500 mt까지의 범위에 있는 총 가스 압력 및 5 W에서부터 1500 W까지의 범위에 있는 전력을 사용하여 구현된다. 몇몇 실시형태에서, 이온 주입에서의 프리커서는 HBr, Cl, N2, NF3, 및 CF4를 포함한다. 묘사된 실시형태에서, 처리된 표면 층(128)은 게이트 재료 층(110)의 상단 표면으로부터 핀 활성 영역(104)의 상단 표면(104a)과 매치하는 레벨까지 게이트 재료 층(110)의 측벽 상에 연장된다.
도 4d를 참조하면, 방법(200)은 게이트 재료 층(110)에 대해 제2 에칭 프로세스를 수행하는 것에 의한 동작(228)을 포함한다. 제2 에칭 프로세스는, 제2 에칭 프로세스가 상이한 에천트를 사용하고 표면 개질 프로세스의 동작(226) 이후에 적용되기 때문에, 제1 에칭 프로세스와는 상이하다. 동작(228)에서의 제2 에칭 프로세스는 수소 브롬화물(HBr), 염소(Cl) 및 플루오린(F)을 포함하는 제2 에천트를 적용한다. 실시형태의 연장선 상에서, 제2 에천트는 HBr, Cl2, O2, N2, 질소-플루오린(NF3) 및 플루오로카본(CF4)을 포함한다. 제2 에칭 프로세스의 에천트는 게이트 재료 층(110)을 선택적으로 에칭하도록 설계되지만, 그것은 처리된 표면 층(128)을 실질적으로 에칭하지 않는다(또는 최소 에칭 효과를 갖는다). 몇몇 실시형태에서, 제2 에칭 프로세스의 에천트는 Br, Cl 및 F를 포함하고, 한편 처리된 표면 층(128)도 Br, Cl 및 F를 또한 포함하고, 그에 의해, 제2 에칭 프로세스에 대한 처리된 표면 층(128)의 에칭 저항을 증가시킨다. 몇몇 예에서, 제2 에칭 프로세스는 10 mt와 500 mt 사이의 범위에 있는 가스 압력; 10 ℃와 120 ℃ 사이의 범위에 있는 에칭 온도; 5 W와 1500 W 사이의 범위에 있는 에칭 플라즈마 전력; 및 아르곤(Ar)의 운반 가스를 포함한다. 몇몇 예에서, 제2 에칭 프로세스는 다음의 가스 유량(flow rate)을 포함한다: 10과 1200 sccm 사이의 범위에 있는 HBr 유량, 10 sccm과 800 sccm 사이의 범위에 있는 Cl2 유량, 10 sccm과 800 sccm 사이의 범위에 있는 O2 유량, 10 sccm과 800 sccm 사이의 범위에 있는 N2 유량, 10 sccm과 800 sccm 사이의 범위에 있는 NF3 유량, 10 sccm과 200 sccm 사이의 범위에 있는 CF4 유량. 제2 에칭 프로세스는 핀 활성 영역(104)의 상단 표면(104a) 아래로 트렌치(126)를 연장시킨다. 제2 에칭 프로세스는 핀 활성 영역(104)의 상단 표면(104a) 아래의 게이트 재료 층(110)의 하부 부분을 에칭하도록 제어된다.
동작(228)에서, 제2 에칭 프로세스가 상단 표면(104a) 아래의 게이트 재료 층(110)의 하부 부분까지 에칭할 수 있도록, 처리된 표면 층(128)은, 먼저, 저부에서 관통된다. 이것은 저부를 향한 지향성 에칭 효과를 갖는 제2 에칭 프로세스를 설계하는 것에 의해 달성될 수 있다. 예를 들면, 제2 에칭 프로세스는, 게이트 재료 층(110)의 측벽 상의 처리된 표면 층(128)에 대한 영향 없이(또는 최소의 영향을 가짐) 저부에서 처리된 표면 층(128)을 관통할 만큼 충분히 더 큰 바이어스 전력을 가지고 설계된다. 몇몇 실시형태에서, 제2 에칭 프로세스는 50 W보다 더 큰 또는 50 W에서부터 1500 W까지의 범위에 있는 바이어스 전력(P2)을 갖는다.
제2 에칭 프로세스 동안, 게이트 재료 층(110)의 상부 부분은 제2 에칭 프로세스에 내성이 있는 처리된 표면 층(128)에 의해 보호된다. 따라서, 제2 에칭 프로세스는, 도 4d에서 예시되는 바와 같이, 게이트 재료 층(110)의 상부 부분에 대한 에칭 효과 없이(또는 최소한의 에칭 효과를 가지고) 상단 표면(104a) 아래의 게이트 재료 층(110)의 하부 부분 안으로 에칭된다.
도 4e를 참조하면, 방법(200)은 게이트 재료 층(110)에 대해 제3 에칭 프로세스를 수행하여 게이트 스택(110')을 형성하는 것에 의한 동작(230)을 포함한다. 제3 에칭 프로세스는 제1 및 제2 에칭 프로세스의 것들보다 더 낮은 바이어스 전력 및 더 높은 측방 에칭 레이트를 가지도록 설계된다. 특히, 제3 에칭 프로세스의 바이어스 전력(P3)은 제2 에칭 프로세스의 바이어스 전력(P2)보다 실질적으로 더 낮은데, 예컨대, P3는 50 W 미만이거나 또는 5 W와 45 W 사이의 범위에 있다. 몇몇 실시형태에서, P2/P3의 비율은 10과 30 사이의 범위에 있다. 제3 에칭 프로세스는 제2 에천트와 유사한 제3 에천트를 적용하지만 그러나 더 낮은 바이어스 전력을 갖는다. 몇몇 실시형태에서, 제3 에천트는 수소 브롬화물(HBr), 염소(Cl) 및 플루오린(F)을 포함한다. 실시형태의 연장선 상에서, 제3 에천트는 HBr, Cl2, O2, N2, 질소-플루오린(NF3) 및 플루오로카본(CF4)을 포함한다. 몇몇 예에서, 제3 에칭 프로세스는 10 mt와 500 mt 사이의 범위에 있는 가스 압력; 10 ℃와 120 ℃ 사이의 범위에 있는 에칭 온도; 5 W와 1500 W 사이의 범위에 있는 에칭 플라즈마 전력; 및 아르곤(Ar)의 운반 가스를 포함한다. 몇몇 예에서, 제3 에칭 프로세스는 다음의 가스 유량(flow rate)을 포함한다: 10과 1200 sccm 사이의 범위에 있는 HBr 유량, 10 sccm과 800 sccm 사이의 범위에 있는 Cl2 유량, 10 sccm과 800 sccm 사이의 범위에 있는 O2 유량, 10 sccm과 800 sccm 사이의 범위에 있는 N2 유량, 10 sccm과 800 sccm 사이의 범위에 있는 NF3 유량, 0 sccm과 200 sccm 사이의 범위에 있는 CF4 유량. 제3 에칭 프로세스는, 핀 활성 영역(104)의 상단 표면(104a) 아래의 게이트 재료 층(110)의 부분에서 트렌치(216)를 측방으로 확대시키도록 설계되고, 그에 의해, 불균일한 프로파일을 갖는 게이트 스택(110')을 형성한다.
제3 에칭 프로세스 동안, 게이트 재료 층(110)의 상부 부분은 처리된 표면 층(128)에 의해 보호되고, 제3 에칭 프로세스는 게이트 재료 층(110)의 상부 부분에 대해 제한된 에칭 효과를 가지며 게이트 재료 층(110)의 하부 부분에 대해 향상된 측방 에칭 효과를 가지고, 그 결과, 핀 활성 영역(104)의 상단 표면(104a)에 수평을 이루는 위치에서 최대 측방 에칭을 갖는 트렌치(126)를 야기한다. 이것은 레벨(104a)에서의 게이트 재료가 상부 부분(110a)과 중간 부분(110b) 사이의 레벨(104a)에 있는 트렌치(126) - 이것은 게이트 재료 층(110)의 상부 부분이 처리된 표면 층(128)에 의해 에칭으로부터 실질적으로 보호되기 때문에 제2 및 제3 에칭 프로세스 동안 상단 개구처럼 거동함 - 에서 더 많은 측방 에칭을 경험했기 때문이다. 따라서, 트렌치(126)는 핀 활성 영역(104)의 상단 표면(104a)에 수평을 이루는 위치에서 최대 폭을 갖는 프로파일을 갖는다. 따라서, 게이트 스택(110')은 도 4f에서 예시되는 바와 같이 모래시계 형상을 포함한다. 도 4f에서의 게이트 스택(110')은 도 4a에서 예시되는 바와 같이 STI 피쳐(108) 상에 직접적으로 존재한다.
도 5를 참조하면, 방법(200)은 게이트 스택(110')의 측벽 상에 게이트 스페이서(122)를 형성하기 위한 동작(232)을 포함한다. 게이트 스페이서(122)는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 유전체 재료, 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다. 게이트 스페이서(122)는 퇴적(예컨대, CVD) 및 이방성 에칭(예컨대, 플라즈마 에칭)에 의해 형성된다.
여전히 도 5를 참조하면, 방법(200)은 핀 활성 영역(104) 상에 소스 및 드레인(source and drain; S/D) 피쳐(116)를 형성하기 위한 동작(206)을 포함한다. S/D 피쳐(116)는 핀 활성 영역(104) 상에 형성되고 게이트 스택(110')에 의해 개재된다.
몇몇 예에서, S/D 피쳐(116)는 이온 주입과 같은 적절한 기술에 의해 핀 활성 영역(104)에 도입되는 도핑 종(doping species)을 포함한다. 하나의 실시형태에서, 게이트 스택(110')은 n 타입 전계 효과 트랜지스터(n-type field effect transistor; nFET)에 대한 활성 영역에서 구성되고, S/D 피쳐(116)의 도펀트는 인 또는 비소와 같은 n 타입 도펀트이다. 다른 실시형태에서, 게이트 스택(110')은 p 타입 전계 효과 트랜지스터(p-type field effect transistor; pFET)에 대한 활성 영역에서 구성되고, S/D 피쳐(116)의 도펀트는 붕소 또는 갈륨과 같은 p 타입 도펀트이다. 또 다른 실시형태에서, S/D 피쳐(116)는 광 도핑된 드레인(light doped drain; LDD) 피쳐 및 강하게 도핑된 S/D 피쳐를 포함하며, 총칭하여 S/D 피쳐 또는 간단히 소스 및 드레인(116)으로 지칭된다. LDD 피쳐 및 강하게 도핑된 S/D 피쳐는 각각의 이온 주입에 의해 형성될 수도 있다. 도핑된 종을 활성화하기 위해 하나 이상의 열 어닐링 프로세스가 후속된다.
몇몇 실시형태에서, S/D 피쳐(116)는 디바이스 성능을 향상시키도록, 예컨대 변형 효과가 이동성을 향상시키도록 에피택시 성장에 의해 형성된다. 실시형태의 연장선 상에서, S/D 피쳐(116)의 형성은 S/D 영역에서 핀(104)을 선택적으로 에칭하여 리세스를 형성하는 것; 및 리세스에서 하나 이상의 반도체 재료를 에피택시 성장시켜 S/D 피쳐(116)를 형성하는 것을 포함한다. 리세스는 핀 활성 영역(104)의 반도체 재료를 선택적으로 에칭하기 위해 습식 및/또는 건식 에칭 프로세스를 사용하여 형성될 수도 있다. 실시형태의 연장선 상에서, 게이트 스택(110'), 게이트 스페이서(122), 및 STI 피쳐(108)는 집합적으로 에칭 하드 마스크로서 기능하고, 그에 의해, S/D 영역에서 리세스를 형성한다. 몇몇 예에서, 탄소 4불화물(CF4), 염소(Cl2), 다른 적절한 에천트, 또는 이들의 조합과 같은 에천트가 리세스를 형성하기 위해 사용된다.
그 후, 리세스는 결정 구조물에서 S/D 피쳐(116)를 에피택셜하게 성장시키는 것에 의해 반도체 재료로 충전된다. 에피택시 성장은 적절한 도펀트를 갖는 S/D를 형성하기 위한 인시튜 도핑(in-situ doping)을 포함할 수도 있다. 몇몇 실시형태에서, 에피택시 성장은, 에피택시 성장 동안 에칭을 수반하는 선택적 퇴적 프로세스이며, 그 결과, 반도체 재료는 리세스 내의 반도체 표면 상에 실질적으로 성장된다. 특히, 선택적 퇴적 프로세스는 에칭 효과를 위해 염소를 수반하고 퇴적을 선택적으로 만든다. 선택적 퇴적 프로세스는, 리세스에서 형성되는 S/D 피쳐(116)가 결정 구조물의 반도체 재료를 포함하도록, 에피택셜하게 성장하도록 설계되고 튜닝된다. S/D 피쳐(116)의 반도체 재료는 핀 활성 영역(104)의 것과는 상이할 수도 있다. 예를 들면, S/D 피쳐(116)의 반도체 재료는 실리콘 탄화물 또는 실리콘 게르마늄을 포함하고, 한편 핀 활성 영역(104)은 실리콘 피쳐이다. 몇몇 실시형태에서, S/D 피쳐(116)의 반도체 재료는, 대응하는 캐리어 이동도가 증가되도록, 채널 영역에서 적절한 변형 효과를 위해 선택된다. 하나의 예에서, 활성 영역(104)은 pFET에 대해 구성되고, S/D 피쳐(116)의 반도체 재료는 붕소로 도핑되는 실리콘 게르마늄이고, 한편 핀 활성 영역(104)은 실리콘 피쳐이다. 다른 예에서, 활성 영역(104)은 nFET에 대해 구성되고, S/D 피쳐(116)의 반도체 재료는 인으로 도핑되는 실리콘 탄화물이고 한편 핀 활성 영역(104)은 실리콘 피쳐이다.
또 다른 실시형태에서, 콘택 저항을 감소시키기 위해 S/D 피쳐(116) 상에 실리사이드 피쳐(silicide feature)가 추가로 형성될 수도 있다. 실리사이드 피쳐는, 실리콘 기판 상으로의 금속 퇴적(예컨대 니켈 퇴적), 금속을 실리콘과 반응시켜 실리사이드를 형성하기 위한 열 어닐링, 및 미반응 금속을 제거하기 위한 에칭을 포함하는 자기 정렬식 실리사이드(샐리사이드(salicide))로 지칭되는 기술에 의해 형성될 수도 있다.
도 6a 및 도 6b를 참조하면, 방법(200)은 기판 및 게이트 스택(110') 상에 층간 유전체(ILD) 층(136)을 형성하는 것에 의한 동작(208)으로 진행한다. ILD(136)는 CVD, 유동 가능 CVD(FCVD), 또는 다른 적절한 퇴적 방법과 같은 적절한 기술에 의해 퇴적된다. ILD 층(136)은 실리콘 산화물, 저유전율(low-k) 유전체 재료 또는 조합과 같은 하나 이상의 유전체 재료를 포함한다. 그 다음, ILD 층(136)의 표면을 평탄화하기 위해, 그 이후 화학적 기계적 연마(CMP) 프로세스가 적용될 수도 있다. 하나의 예에서, 게이트 스택(110')은 후속하는 프로세싱 단계를 위해 CMP 프로세스에 의해 노출된다. 게이트 스택(110')을 패턴화하기 위해 사용되는 하드 마스크가 이전 동작에서 제거되지 않는 다른 예에서, CMP 프로세스는 하드 마스크도 또한 제거한다. 대안적으로, CMP 프로세스는 하드 마스크 상에 중지되고 하드 마스크는 에칭 프로세스에 의해 그 이후 제거된다.
도 7을 참조하면, 방법(200)은 게이트 스택(110')을 부분적으로 또는 완전히 제거하는 것에 의한 동작(210)으로 진행하는데, 그 결과 게이트 트렌치(142)를 생성한다. 동작(210)은 하나 이상의 습식 에칭, 건식 에칭 또는 이들의 조합과 같은 적절한 에칭 프로세스에 의해 게이트 전극 층 또는 대안적으로 게이트 스택(110')을 선택적으로 제거하기 위한 하나 이상의 에칭 단계를 포함한다.
도 8a, 도 8b 및 도 8c를 참조하면, 방법(200)은 게이트 트렌치(142)에 다양한 게이트 재료 층을 충전하는 것에 의한 동작(212)으로 진행하는데, 그에 의해, 게이트 트렌치(142)에서 금속 게이트 스택(146)을 형성한다. 도 8a는 반도체 구조물(100)을 사시도에서 예시하고, 도 8b는 격리 피쳐(108) 위에서 절단되는 반도체 구조물(100)의 단면도이고, 그리고 도 8c는 핀 활성 영역(104) 위에서 절단되는 반도체 구조물(100)의 단면도이다. 특히, 몇몇 실시형태에서, 처리된 표면 층(128)은 제거되지 않고 최종 게이트 스택(146)에서 존재한다. 이 경우, 처리된 표면 층(128)은 게이트 스택(146)과 게이트 스페이서(122) 사이에서 삽입된다. 처리된 표면 층(128)은 게이트 스택의 상단 표면으로부터 연장되고 104a 아래 부분에는 존재하지 않는다. 처리된 표면 층(128)은 조성에서 게이트 스택(146) 및 ILD 층(136)과는 상이하다. 묘사된 실시형태에서, 게이트 스택(146)은 하이-k 유전체 층 및 하이-k 유전체 층(추가적으로 설명될 층일 것임)에 의해 둘러싸이는 다양한 금속 층을 포함하고; ILD 층(136)은 에칭 정지 층(예컨대 실리콘 질화물), 실리콘 산화물 또는 에칭 정지 층에 의해 둘러싸이는 저유전율 유전체 층을 포함하고; 그리고 처리된 표면 층(128)은 실리콘, 탄소 및 질소를 포함한다.
게이트 스택(146)은 단면도에서 도 12a 및 도 12b를 참조하여 추가로 설명된다. 하이-k 라스트 프로세스(high-k last process)와 같은 몇몇 실시형태에서, 게이트 재료 층은 게이트 유전체 층(150) 및 게이트 전도성 층(또는 게이트 전극)(152)을 포함한다. 게이트 유전체 층(150)은, 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 또는 지르코늄 알루미네이트, 예컨대 HfO2, ZrO2, ZrOxNy, HfOxNy, HfSixOy, ZrSixOy, HfSixOyNz, ZrSixOyNz, Al2O3, TiO2, Ta2O5, La2O3, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, Ba1-xSrxTiO3, PbTiO3, BaTiO3, SrTiO3, PbZrO3, PST, PZN, PZT, PMN, 및 이들의 조합을 포함할 수도 있는 하이-k 유전체 재료를 포함한다.
게이트 전도성 층(152)은 금속을 포함한다. 몇몇 실시형태에서, 게이트 전도성 층(152)은, 캐핑 층(capping layer), 일 함수(work function) 금속 층, 차단 층 및 충전 금속 층(예컨대 알루미늄 또는 텅스텐)과 같은 다수의 층을 포함한다. 게이트 재료 층은 활성 영역(104)과 하이-k 유전체 재료 사이에 개재되는 실리콘 산화물과 같은 계면 층(148)을 더 포함할 수도 있다. 계면 층(148)은 게이트 유전체 층의 일부이다. 다양한 게이트 재료 층은 CVD, 물리적 증착(physical vapor deposition; PVD), 도금, 원자 층 퇴적(atomic layer deposition; ALD) 또는 다른 적절한 기술과 같은 퇴적에 의해 게이트 트렌치(142)에서 충전된다.
하이-k 유전체 층(150)은, 약 3.9인, 열 실리콘 산화물의 것보다 더 높은 유전 상수를 갖는 유전체 재료를 포함한다. 하이-k 유전체 층(150)은 ALD와 같은 적절한 프로세스에 의해 형성된다. 하이-k 유전체 재료 층을 형성하기 위한 다른 방법은 금속 유기 화학적 증착(metal organic chemical vapor deposition; MOCVD), PVD, 또는 UV 오존 산화를 포함한다. 하나의 실시형태에서, 하이-k 유전체 재료는 HfO2를 포함한다. 대안적으로, 하이-k 유전체 재료 층(150)은 금속 질화물, 금속 실리케이트 또는 다른 금속 산화물을 포함한다.
단면도에서 도 12a에서 예시되는 하나의 실시형태에서, 게이트 전극(152)은 캐핑 층(152A), 차단 층(152B), 일 함수 금속 층(152C), 다른 차단 층(152D) 및 충전 금속 층(152E)을 포함한다. 실시형태의 연장선 상에서, 캐핑 층(152A)은 ALD와 같은 적절한 퇴적 기술에 의해 형성되는 티타늄 질화물, 탄탈룸 질화물, 또는 다른 적절한 재료를 포함한다. 차단 층(152B)은 ALD와 같은 적절한 퇴적 기술에 의해 형성되는 티타늄 질화물, 탄탈룸 질화물, 또는 다른 적절한 재료를 포함한다.
일 함수 금속 층(152C)은, 대응하는 FET가 자신의 디바이스 성능에 대해 향상되도록, 적절한 일 함수를 갖는 금속 또는 금속 합금의 전도성 층을 포함한다. 일 함수(WF) 금속 층(152C)은, n 타입 WF 금속 및 p 타입 WF 금속으로 각각 지칭되는 pFET 및 nFET에 대해 상이하다. WF 금속의 선택은 활성 영역(104) 상에 형성될 FET에 의존한다. 예를 들면, 반도체 구조물(100)은 nFET에 대한 제1 활성 영역(104) 및 pFET에 대한 다른 활성 영역을 포함하고, 따라서, n 타입 WF 금속 및 p 타입 WF 금속은 대응하는 게이트 스택에서 각각 형성된다. 특히, n 타입 WF 금속은, 관련된 nFET의 임계 전압이 감소되도록 하는 제1 일 함수를 갖는 금속이다. n 타입 WK 금속은, 더 쉬운 전자 탈출을 나타내는 더 낮은 일 함수 또는 실리콘 전도 밴드 에너지(Ec)에 가깝다. 예를 들면, n 타입 WF 금속은 약 4.2 eV 이하의 일 함수를 갖는다. p 타입 WF 금속은, 관련된 pFET의 임계 전압이 감소되도록 하는 제2 일 함수를 갖는 금속이다. p 타입 WF 금속은, 핵에 강한 전자 결합 에너지를 제공하는 더 높은 일 함수 또는 실리콘 가전자 밴드 에너지(Ev)에 가깝다. 예를 들면, p 타입 일 함수 금속은 약 5.2 eV 이상의 WF를 갖는다.
몇몇 실시형태에서, n 타입 WF 금속은 탄탈룸(Ta)을 포함한다. 다른 실시형태에서, n 타입 WF 금속은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 또는 이들의 조합을 포함한다. 다른 실시형태에서, n 금속은 Ta, TiAl, TiAlN, 텅스텐 질화물(WN), 또는 이들의 조합을 포함한다. n 타입 WF 금속은, 최적화된 디바이스 성능 및 프로세싱 호환성을 위한 스택으로서 다양한 금속 기반의 막을 포함할 수도 있다. 몇몇 실시형태에서, p 타입 WF 금속은 티타늄 질화물(TiN) 또는 탄탈룸 질화물(TaN)을 포함한다. 다른 실시형태에서, p 금속은 TiN, TaN, 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 또는 이들의 조합을 포함한다. p 타입 WF 금속은, 최적화된 디바이스 성능 및 프로세싱 호환성을 위한 스택으로서 다양한 금속 기반의 막을 스택으로 포함할 수도 있다. 일 함수 금속은 PVD와 같은 적절한 기술에 의해 퇴적된다.
차단 층(152D)은 ALD와 같은 적절한 퇴적 기술에 의해 형성되는 티타늄 질화물, 탄탈룸 질화물, 또는 다른 적절한 재료를 포함한다. 다양한 실시형태에서, 충전 금속 층(152E)은 알루미늄, 텅스텐 또는 다른 적절한 금속을 포함한다. 충전 금속 층(152E)은 PVD 또는 도금과 같은 적절한 기술에 의해 퇴적된다.
몇몇 실시형태에서, 게이트 스택(146)은, 도 12a에서 예시되는 바와 같이, 하이-k 라스트 프로세스에 의해 형성되고, 하이-k 유전체 재료 층(150)은 U자 형상이다. 대안적으로, 게이트 스택(146)은 하이-k 제1 프로세스(high-k first process)에서 형성되고, 하이-k 유전체 재료 층(150)(및 계면 층(148)도 또한) 더미 게이트 스택(110')과 함께 형성되고 금속 게이트 스택(146)에서 남아 있다. 이 경우, 하이-k 유전체 재료 층(150)은, 도 12b에서 예시되는 바와 같이, 상이하게 성형된다.
방법(200)은, 상기의 동작 이전에, 동안에 또는 이후에 구현되는 다른 제조 동작(214)을 포함한다. 예를 들면, 동작(예컨대, 214)은, 집적 회로를 형성하기 위해 다양한 피쳐(예컨대 게이트 전극 및 S/D 피쳐)를 전기적으로 연결하기 위한 다양한 전도성 피쳐, 예컨대 콘택, 금속 라인 및 비아를 포함하는 인터커넥트 구조물을 형성하는 것을 포함한다. 인터커넥트 구조물이 기판 상에 형성되며 다양한 트랜지스터 및 다른 디바이스를 커플링하여 기능성 회로를 형성하도록 설계된다. 인터커넥트 구조물은, 수평 연결을 위한 금속 라인 및 수직 연결을 위한 콘택/비아와 같은 다양한 전도성 피쳐를 포함한다. 다양한 인터커넥트 피쳐는 구리, 텅스텐 및 실리사이드를 포함하는 다양한 전도성 재료를 구현할 수도 있다. 하나의 예에서, 다마신 프로세스는 구리 기반의 다층 인터커넥트 구조물을 형성하기 위해 사용된다. 다른 실시형태에서, 텅스텐은 콘택 홀 내에 텅스텐 플러그를 형성하기 위해 사용된다.
도 9a, 도 9b, 도 9c, 도 9d, 도 9e 및 도 9f를, 각각, 상면도, 사시도 또는 단면도에서 참조하면, 게이트 스택(146)은 그것의 형상 및 프로파일과 함께 추가로 설명된다. 더욱 상세하게는, 도 9a는 게이트 스택(146) 및 핀 활성 영역(104)을 예시하는 반도체 구조물(100)의 상면도이다. 도 9b는, 게이트 스택(146), 핀 활성 영역(104), 및 격리 피쳐(108)를 예시하는 반도체 구조물(100)의 사시도이다. 도 9c는 게이트 스택(146) 및 핀 활성 영역(104)을 예시하는 반도체 구조물(100)의 부분(156)의 상면도이다. 도 9d는 게이트 스택(146)을 예시하는 반도체 구조물(100)의 사시도이다. 특히, 게이트 스택(146)은 인접한 핀 활성 영역(104) 사이의 간격에서 세그먼트(158)를 포함한다. 몇몇 실시형태에서, 인접한 핀 활성 영역(104)에서의 S/D 피쳐(116)는, 도 9a에서의 예시적인 S/D 피쳐(116)에 의해 예시되는 바와 같이, 함께 병합된다. 도 9e는 그 세그먼트(158)에서의 게이트 스택(146)의 상면도이고 도 9f는 세그먼트(158)에서의 게이트 스택(146)의 단면도이다.
개시된 방법에 의해 형성되는 게이트 스택(146)은 도 9c에서 예시되는 바와 같이 상면도에서 불균일한 프로파일을 갖는다. 게이트 스택(146)은, 하나의 핀 활성 영역(104)의 에지로부터 다른 활성 영역(104)의 에지까지 (X 방향을 따라) 가변 치수를 가지는데, 두 개의 핀 활성 영역 사이의 중간에서 최소치를 갖는다. 게이트 스택(146)은, 도 9f에서 예시되는 바와 같이, 단면에서 불균일한 프로파일을 또한 갖는다. 게이트 스택(146)은 상단 표면으로부터 저부 표면까지 (X 방향을 따라) 가변 치수를 갖는데, 핀 활성 영역(104)의 상단 표면(104a)과 수평을 이루는 높이에서 최소치를 갖는다.
도 9f에서 예시되는 바와 같이, 게이트 스택(146)은, 단면도에서, 상이한 레벨에 있는 세 개의 치수(D1, D2 및 D3)에 걸쳐 있는 불균일한 형상을 갖는다. 특히, 게이트 스택(146)은 상단 표면에서 제1 치수(D1)에, 저부 표면에서 제2 치수(D2)에 그리고 핀 활성 영역(104)의 상단 표면(104a)과 수평을 이루는 위치에서 최소 치수로서 제3 치수(D3)에 걸쳐 있다. D1 및 D2의 각각은 D3보다 더 크다. 묘사된 실시형태에서, 제2 치수(D2)는 제1 치수(D1)보다 더 크다. 몇몇 실시형태에서, 그들 치수는 다양한 비율을 정의한다. 제1 비율(D1/D3)은 약 1.4와 약 1.6 사이의 범위에 있고; 제2 비율(D2/D3)은 몇몇 실시형태에 따라 약 1.7와 약 1.9 사이의 범위에 있다. 본 실시형태에서, 도 9f에서의 게이트 스택(146)의 다양한 부분의 높이는 도 4f에서의 게이트 스택(110')으로부터의 대응하는 높이를 지닌다. 예를 들면, D1과 D3 사이의 상부 부분은 높이(H1)를 갖는 상부 부분(110a)에 대응하고; D3과 D2 사이의 중간 부분은 높이(H2)를 갖는 중간 부분(110b)에 대응하고; D2 아래의 하부 부분은 높이(H3)를 갖는 하부 부분(110c)에 대응한다. 높이 비율은 본 실시형태에 따른 게이트 스택(14)에 남아 있다. 예를 들면, 비율(H1/H2)은 2.5와 3.5 사이의 범위에 있고 비율(H2/H3)은 1.5와 2 사이의 범위에 있다.
제1과 제2 인접 핀 활성 영역(104) 사이의 간격에 있는 세그먼트(156)는, 도 9c 및 도 9e에서 예시되는 바와 같이, 상면도에서 불균일한 형상을 갖는다. 불균일한 형상은 조롱박 형상으로 지칭된다. 그 세그먼트(156)에서의 게이트 스택(146)은 제1 핀 활성 영역의 에지에서 X 방향을 따라 제4 치수(D4)에, 제2 핀 활성 영역의 에지에서 제5 치수(D5)에, 제1과 제2 핀 활성 영역의 에지 사이의 중간 위치에서 제6 치수(D6)에 걸쳐 있다. 제1 치수(D4) 및 제2 치수(D5)의 각각은 제3 치수(D6)보다 더 작다. 더구나, 제5 치수(D5)는, 형상이 대칭이고 중간에서 최소 치수(D6)를 가지도록, 제4 치수(D4)와 동일하다. 몇몇 실시형태에서, 비율(D6/D4)은 0.7과 약 0.9 사이의 범위에 있다.
개시된 방법(200) 및 방법(200)에 의해 제조되는 반도체 구조물(100)에 의해, 게이트 스택(146)은 잘 설계된 형상을 가지며, 대응하는 트랜지스터 및 회로는 향상된 회로 성능(예컨대, 링 발진기 성능) 및 생산 수율을 갖는다. 더욱 상세하게는, 상면도에서의 게이트 스택(146)의 조롱박 형상은, 감소된 D6에 의한 감소된 기생 커패시턴스 및 증가된 D4 및 D5에 의한 향상된 게이트 제어를 포함하는 디바이스 성능 이득을 제공한다. 이것은, 상면도에서 D6과 관련되는 게이트의 중간 부분이 용량에 기여하지만 그러나 게이트 제어에 기여하지 않거나 또는 최소의 기여를 가지며 그것의 치수를 감소시키는 것이 게이트와 채널 사이의 커플링을 손상시키지 않으면서 기생 커패시턴스를 감소시킬 수 있기 때문이다. D4 및 D5와 관련되는 게이트의 에지 부분은 증가된 치수를 가지는데, 이것은, 증가된 채널 길이를 포함한다는 이점을 가져오고, 따라서, 게이트와 채널 사이의 커플링을 증가시킨다. 단면도에서의 게이트 스택(146)의 모래시계 형상은 다양한 성능 향상 및 향상된 게이트 제어를 제공한다. 특히, 저부에서의 더 넓은 사이즈는, 드레인 유도 장벽 저하(drain-induced barrier lowering; DIBL)를 감소시키는 것에 의해 그리고 핀 저부 누출(fin bottom leakage)을 감소시키는 것에 의해 디바이스 성능 이득을 제공하고; 중간에서의 좁은 사이즈는 기생 커패시턴스를 감소시키고; 그리고 상단에서의 넓은 사이즈는 증가된 수율 이득과 함께 게이트 충전 윈도우를 증가시킨다.
도 10a, 도 10b, 도 10b', 도 10c, 도 10c', 도 10d 및 도 10e를, 각각, 상면도 또는 단면도에서 참조하면, 부분(156)에서의 게이트 스택(146)은 다양한 실시형태에 따라 추가로 설명된다. 동작(204)에서 다양한 에칭 프로세스를 튜닝하는 것에 의해, 도 10b 내지 도 10e에서 예시되는 것들과 같은, 게이트 스택(146)의 다른 프로파일이 달성될 수 있다. 세그먼트(156)에서의 게이트 스택(146)은 상이한 형상 및 치수를 갖는다. 그들 형상 및 치수는 동작(204)의 다양한 프로세싱 파라미터, 특히 제2 에칭 프로세스(228) 및 제3 에칭 프로세스(230)의 에칭 시간 및 에천트를 튜닝하는 것에 의해 달성된다. 게이트 스택(146)의 상이한 형상 및 치수는, 개개의 애플리케이션에 따라, 성능 향상을 위한 특정한 디바이스를 형성하기 위해 및/또는 디바이스 특성 변동을 보상하기 위해 사용될 수도 있다.
하나의 실시형태에서, 세그먼트(156)에서의 게이트 스택(146)은 도 10b에서 예시되는 바와 같은 단면도 및 도 10b'에서 예시되는 바와 같은 상면도를 갖는다. 이것은 도 9a 내지 도 9d에서 설명되는 구조물과 유사하다. 게이트 스택(146)은 좁은 허리를 갖는 불균일한 프로파일을 갖는다. 특히, 게이트 스택(146)은 상이한 레벨에서 세 개의 치수(C, D 및 E)에 걸쳐 있다. 몇몇 실시형태에 따르면, 제1 비율(C/D)은 약 1.4와 약 1.6 사이의 범위에 있고; 제2 비율(E/D)은 약 1.7와 약 1.9 사이의 범위에 있다.
다른 실시형태에서, 세그먼트(156)에서의 게이트 스택(146)은 도 10c에서 예시되는 바와 같은 단면도 및 도 10c'에서 예시되는 바와 같은 상면도를 갖는다. 게이트 스택(146)은 저부 표면으로부터 상단 표면까지 증가하는 치수를 갖는 불균일한 프로파일을 갖는다. 특히, 게이트 스택(146)은 상단 표면 및 저부 표면에서, 각각, 치수(F 및 D)에 걸쳐 있다. 비율(F/G)은 약 1.1과 약 1.4 사이의 범위에 있다.
또 다른 실시형태에서, 세그먼트(156)에서의 게이트 스택(146)은 도 10d에서 예시되는 바와 같은 단면도를 갖는다. 게이트 스택(146)은 저부 표면으로부터 상단 표면까지 감소하는 치수를 갖는 불균일한 프로파일을 갖는다. 특히, 게이트 스택(146)은 상단 표면 및 저부 표면에서, 각각, 치수(H 및 I)에 걸쳐 있다. 비율(I/H)은 약 1.4와 약 1.6 사이의 범위에 있다.
또 다른 실시형태에서, 세그먼트(156)에서의 게이트 스택(146)은 도 10e에서 예시되는 바와 같은 단면도를 갖는다. 게이트 스택(146)은 더 넓은 허리를 갖는 불균일한 프로파일을 갖는다. 특히, 게이트 스택(146)은, 상단 표면에서, 핀의 상단 표면과 수평을 이루는 높이에서, 그리고 저부 표면에서, 각각, 치수(J, K 및 L)에 걸쳐 있다. 제1 비율(K/J)은 약 1.4와 약 1.6 사이의 범위에 있고; 제2 비율(K/L)은 약 1.4와 약 1.6 사이의 범위에 있다.
반도체 구조물(100)은, 도 13에서 예시되는 것과 같은, 수직으로 적층된 다수의 채널을 갖는 구조물 상에 형성될 수도 있다. 도 13은 몇몇 실시형태에 따라 구성되는, 부분적인, 반도체 구조물(100)의 단면도이다. 도 13에서, 집적 회로(100)는, 다수의 채널이 수직으로 적층되는 수직 적층된 채널 구조물을 갖는다. 특히, 반도체 구조물(100)은 기판(602) 및 기판(602) 위에 형성되는 다수의 채널(604)을 포함한다. 반도체 구조물(100)은, 채널(604) 주위에 형성되는 게이트 스택(606) 및 게이트 스택(606)의 양측 상에 배치되는 소스/드레인(S/D) 피쳐(608)를 더 포함한다. 특히, 게이트 스택(606)은, 게이트 스택(606)의 양측 상에 배치되는 S/D 피쳐(608) 사이에 걸쳐 있는 수직으로 적층된 다수의 채널(604)의 각각의 주위를 감싼다. 반도체 구조물(100)은, 게이트 스택(606)과 S/D 피쳐(608) 사이에 개재되는 (하나 이상의 유전체 재료의) 내부 스페이서(610); 게이트 스택(606)의 측벽 상에 배치되는 게이트 스페이서(612); 도핑된 벽(614)(예컨대, N 웰 또는 P 웰); 및 레벨간 유전체(interlevel dielectric; ILD) 층(616)과 같은 다른 피쳐를 더 포함한다. 게이트 스택(606)은 게이트 유전체 층 및 게이트 전극을 포함한다. 게이트 유전체 층은 하이-k 유전체 재료와 같은 하나 이상의 유전체 재료를 포함한다. 게이트 유전체 층은 하이-k 유전체 재료 아래에 있는 (실리콘 산화물과 같은) 계면 층을 더 포함할 수도 있다. 게이트 전극은 캐핑 층, 일 함수 금속 및 충전 금속과 같은 하나 이상의 전도성 재료를 포함한다. 특히, 게이트 스택(606)은 상기에서 설명되는 기하학적 형상을 갖는 게이트 스택(146)과 유사하고 유사한 방식으로 형성된다. 예를 들면, 다수의 채널(604) 위의 게이트 스택(606)의 부분은 게이트 스택(146)의 것과 유사한 형상을 갖는다.
본 개시는, 반도체 구조물이 금속 산화물 실리콘(metal-oxide-silicon; MOS) 트랜지스터와 같은 전계 효과 트랜지스터를 포함하는 애플리케이션으로 제한되지 않으며, 금속 게이트 스택을 갖는 다른 집적 회로로 확장될 수도 있다. 예를 들면, 반도체 구조물(100)은 논리 회로, 아날로그 회로, 이미징 센서 회로, 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 셀, 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 셀, 단일 전자 트랜지스터(single electron transistor; SET), 및/또는 다른 마이크로전자 디바이스(본원에서 마이크로전자 디바이스로 일괄적으로 지칭됨)를 포함할 수도 있다. 물론, 본 개시의 양태는 다른 타입의 트랜지스터에 또한 적용 가능하고 및/또는 쉽게 적응 가능하며, 센서 셀, 메모리 셀, 로직 셀, 및 다른 것들을 포함하는 많은 상이한 애플리케이션에서 활용될 수도 있다.
본 개시의 실시형태가 상세하게 설명되었지만, 기술 분야의 숙련된 자는 본 개시의 취지 및 범위를 벗어나지 않으면서 그들이 본원에서 다양한 변경, 대체 및 수정을 행할 수도 있다는 것을 이해하여야 한다. 하나의 실시형태에서, 게이트 전극은, 대안적으로 또는 추가적으로, 다른 적절한 금속을 포함할 수도 있다. 기반 프로시져는 다른 효과적인 세정 프로시져를 구현할 수도 있다. 개시된 방법은, n 타입 금속 산화물 반도체 전계 효과 트랜지스터(n-type metal-oxide-semiconductor field-effect-transistor; nMOSFET)와 같은 하나의 트랜지스터를 형성하기 위해 사용되지만 그러나 이것으로 제한되지는 않는다. 예를 들면, 복수의 nMOSFET 및 복수의 p 타입 금속 산화물 반도체 전계 효과 트랜지스터(p-type metal-oxide-semiconductor field-effect-transistor; pMOSFET)가 동일한 기판에서 형성되고, nMOSFET 및 pMOSFET는 몇몇 피쳐가 각각 형성되는 집합적 프로시져에서 형성된다. 특정한 예에서, n 타입 WF 금속은 nMOSFET 영역에서 형성되고, 한편 pMOSFET 영역은 n 금속의 퇴적으로부터 피복된다.
다른 실시형태에서, 반도체 기판은 에피택셜 층을 포함할 수도 있다. 예를 들면, 기판은 벌크 반도체 위에 놓이는 에피택셜 층을 구비할 수도 있다. 더구나, 기판은 매립된 유전체 층과 같은 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 구조물을 포함할 수도 있다. 대안적으로, 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX) 기술로 지칭되는 방법, 웨이퍼 본딩, 선택적 에피택셜 성장(selective epitaxial growth; SEG), 또는 다른 적절한 방법에 의해 형성되는 것과 같은, 매립 산화물(buried oxide; BOX) 층과 같은 매립된 유전체 층을 포함할 수도 있다.
본 개시는 반도체 구조물 및 그것을 제조하는 방법을 제공한다. 반도체 구조물(100)은 불균일한 형상을 갖는 게이트 스택(146)을 포함한다. 게이트 스택은 단면도에서 모래시계 형상을 가지며, 두 개의 인접한 핀 활성 영역(104) 사이의 세그먼트는 상면도에서 조롱박 형상을 갖는다.
방법(200) 및 반도체 구조물(100)의 하나 이상의 실시형태에서 다양한 이점이 존재할 수도 있다. 개시된 방법(200) 및 방법(200)에 의해 제조되는 반도체 구조물(100)에 의해, 게이트 스택(146)은 잘 설계된 형상을 가지며, 대응하는 트랜지스터 및 회로는 향상된 디바이스 성능 및 생산 수율을 갖는다. 더욱 상세하게는, 상면도에서 게이트 스택(146)의 조롱박 형상은 감소된 기생 커패시턴스 및 향상된 게이트 제어를 포함하는 디바이스 성능 이득을 제공하고, 한편, 단면도에서 게이트 스택(146)의 모래시계 형상은 증가된 디바이스 성능 이득을 갖는 감소된 드레인 유도 장벽 저하(DIBL) 및 증가된 수율 이득을 갖는 증가된 게이트 충전 윈도우를 제공한다.
하나의 양태에서, 본 개시는, 반도체 기판; 반도체 기판 위로 돌출되는 핀 활성 영역; 및 핀 활성 영역 상에 배치되는 게이트 스택을 포함하는 반도체 구조물을 제공하는데; 여기서 게이트 스택은 하이-k 유전체 재료 층, 및 하이-k 유전체 재료 층 상에 배치되는 다양한 금속 층을 포함한다. 게이트 스택은, 단면도에서, 상단 표면에서 제1 치수(D1)를, 저부 표면에서 제2 치수(D2)를, 그리고 상단 표면과 저부 표면 사이의 위치에서 제3 치수(D3)를 갖는 단면에서 불균일한 프로파일을 가지는데, 여기서 D1 및 D2의 각각은 D3보다 더 크다.
다른 양태에서, 본 개시는 반도체 기판; 반도체 기판 상에 형성되며; 격리 피쳐에 의해 둘러싸이고 격리 피쳐 위로 돌출되는 제1 및 제2 핀 활성 영역 - 제1 및 제2 핀 활성 영역은 제1 방향으로 배향되고 제1 방향에 실질적으로 직교하는 제2 방향으로 떨어져 이격됨 - ; 및 제2 방향으로 배향되며 제1 및 제2 핀 활성 영역 위로 연장되는 게이트 스택을 포함하는 반도체 구조물을 제공한다. 게이트 스택은 제1 및 제2 핀 활성 영역 사이의 간격에서 세그먼트를 포함한다. 게이트 스택의 세그먼트는 단면도에서 모래시계 형상을 그리고 상면도에서 조롱박 형상을 갖는다.
또 다른 양태에서, 본 개시는 반도체 구조물을 형성하는 방법을 제공한다. 방법은, 반도체 기판 상에 핀 활성 영역을 형성하는 것; 핀 활성 영역 및 반도체 기판 상에 게이트 재료 층을 퇴적하는 것; 더미 게이트 재료 층에 대해 제1 에칭 프로세스를 수행하고, 그에 의해, 패턴화된 게이트 재료 층을 형성하는 것; 패턴화된 게이트 재료 층의 측벽에 대한 주입에 의해 표면 개질을 수행하는 것; 및 그 후, 패턴화된 게이트 재료 층에 대해 제2 에칭 프로세스를 수행하여 패턴화된 게이트 스택을 형성하는 것을 포함한다.
전술한 내용은 여러 가지 실시형태의 피쳐를 개략적으로 나타내었다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체 및 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예
1. 반도체 구조물에 있어서,
반도체 기판;
상기 반도체 기판 위로 돌출되는 핀 활성 영역; 및
상기 핀 활성 영역 상에 배치되는 게이트 스택 - 상기 게이트 스택은 하이-k 유전체 재료 층, 및 상기 하이-k 유전체 재료 층 상에 배치되는 다양한 금속 층을 포함하고, 상기 게이트 스택은, 단면도에서, 상단 표면(top surface)에서 제1 치수(D1)를, 저부 표면에서 제2 치수(D2)를, 그리고 상기 상단 표면과 상기 저부 표면 사이의 위치에서 제3 치수(D3)를 갖는 불균일한 프로파일을 포함하고, D1 및 D2의 각각은 D3보다 더 큼 - 을 포함하는, 반도체 구조물.
2. 제1항에 있어서,
상기 제3 치수(D3)는 상기 핀 활성 영역의 상단 표면과 수평을 이루는(leveling) 위치에서의 최소 치수인 것인, 반도체 구조물.
3. 제2항에 있어서,
상기 제2 치수(D2)는 상기 제1 치수(D1)보다 더 큰 것인, 반도체 구조물.
4. 제3항에 있어서,
제1 비율(D1/D3)은 약 1.4와 약 1.6 사이의 범위에 있고; 제2 비율(D2/D3)은 약 1.7과 약 1.9 사이의 범위에 있는 것인, 반도체 구조물.
5. 제1항에 있어서,
상기 핀 활성 영역은 제1 방향으로 배향되고 상기 제1 방향에 실질적으로 직교하는 제2 방향으로 떨어져 이격되는 제1 및 제2 핀 활성 영역을 포함하고;
상기 게이트 스택은 상기 제2 방향을 따라 상기 제1 및 제2 핀 활성 영역 위로 연장되고;
상기 제1, 제2 및 제3 치수는 상기 제2 방향을 따라 측정되는 것인, 반도체 구조물.
6. 제5항에 있어서,
상기 게이트 스택은 얕은 트렌치 격리 피쳐 상에 배치되며 상기 제1 핀 활성 영역과 상기 제2 핀 활성 영역 사이에 개재되는 세그먼트를 포함하고, 상기 게이트 스택의 상기 세그먼트는 상면도(top view)에서 불균일한 형상을 가지는 것인, 반도체 구조물.
7. 제6항에 있어서,
상기 게이트 스택의 세그먼트는, 상면도에서, 상기 제1 방향을 따라, 상기 제1 핀 활성 영역의 에지에서 제4 치수(D4)에, 상기 제2 핀 활성 영역의 에지에서 제5 치수(D5)에, 상기 제1 핀 활성 영역의 에지와 상기 제2 핀 활성 영역의 에지 사이의 중간 위치에서 제6 치수(D6)에 걸쳐 있고, 상기 제4 치수(D4) 및 상기 제5 치수(D5)의 각각은 상기 제6 치수(D6)보다 더 작은 것인, 반도체 구조물.
8. 제7항에 있어서,
상기 제5 치수(D5)는 상기 제4 치수(D4)와 동일한 것인, 반도체 구조물.
9. 제8항에 있어서,
비율(D4/D6)은 약 0.7과 약 0.9 사이의 범위에 있는 것인, 반도체 구조물.
10. 반도체 구조물에 있어서,
반도체 기판;
상기 반도체 기판 상에 형성되며; 격리 피쳐에 의해 둘러싸이고 상기 격리 피쳐 위로 돌출되는 제1 및 제2 핀 활성 영역 - 상기 제1 및 제2 핀 활성 영역은 제1 방향으로 배향되고 상기 제1 방향에 실질적으로 직교하는 제2 방향에서 떨어져 이격됨 - ; 및
상기 제2 방향으로 배향되며 상기 제1 및 제2 핀 활성 영역 위로 연장되는 게이트 스택을 포함하되,
상기 게이트 스택은 상기 제1 핀 활성 영역과 상기 제2 핀 활성 영역 사이의 간격에서 세그먼트를 포함하고,
상기 게이트 스택의 세그먼트는, 단면도에서, 모래시계(hourglass) 형상을 그리고 상면도에서 조롱박(gourd) 형상을 가지는 것인, 반도체 구조물.
11. 제10항에 있어서,
상기 게이트 스택의 상기 세그먼트는, 상기 제2 방향을 따라, 상단 표면에서 제1 치수(D1)를, 저부 표면에서 제2 치수(D2)를, 그리고 상기 상단 표면과 상기 저부 표면 사이의 위치에서 제3 치수(D3)에 걸쳐 있고, D1 및 D2의 각각은 D3보다 더 큰 것인, 반도체 구조물.
12. 제11항에 있어서,
상기 제3 치수(D3)는 상기 핀 활성 영역의 상단 표면과 수평을 이루는 위치에서의 최소 치수이고; 및
상기 제2 치수(D2)는 상기 제1 차원(D1)보다 더 큰 것인, 반도체 구조물.
13. 제12항에 있어서,
제1 비율(D1/D3)은 약 1.4와 약 1.6 사이의 범위에 있고; 제2 비율(D2/D3)은 약 1.7과 약 1.9 사이의 범위에 있는, 반도체 구조물.
14. 제10항에 있어서,
상기 게이트 스택의 상기 세그먼트는, 상면도에서, 상기 제1 방향을 따라, 상기 제1 핀 활성 영역의 에지에서 제4 치수(D4)에, 상기 제2 핀 활성 영역의 에지에서 제5 치수(D5)에, 상기 제1 핀 활성 영역의 에지와 제2 핀 활성 영역의 에지 사이의 중간 위치에서 제6 치수(D6)에 걸쳐 있고;
상기 제4 치수(D4) 및 상기 제5 치수(D5)의 각각은 상기 제5 치수(D6)보다 더 작고;
상기 제5 치수(D5)는 상기 제4 치수(D4)와 동일한 것인, 반도체 구조물.
15. 제14항에 있어서,
비율(D4/D6)은 약 0.7과 약 0.9 사이의 범위에 있는 것인, 반도체 구조물.
16. 반도체 구조물을 형성하는 방법에 있어서,
반도체 기판 상에 핀 활성 영역을 형성하는 단계;
상기 핀 활성 영역 및 상기 반도체 기판 상에 더미 게이트 재료 층을 퇴적하는 단계;
상기 더미 게이트 재료 층에 대해 제1 에칭 프로세스를 수행하여, 패턴화된 게이트 재료 층을 형성하는 단계;
상기 패턴화된 게이트 재료 층의 측벽에 대한 주입에 의해 표면 개질을 수행하는 단계; 및
그 후, 상기 패턴화된 게이트 재료 층에 대해 제2 에칭 프로세스를 수행하여 패턴화된 게이트 스택을 형성하는 단계를 포함하는, 반도체 구조물을 형성하는 방법.
17. 제16항에 있어서,
상기 패턴화된 게이트 스택 및 상기 반도체 기판 상에 층간 유전체 층을 형성하는 단계;
상기 패턴화된 게이트 스택을 선택적으로 제거하여, 상기 층간 유전체 층에 게이트 트렌치를 생성하는 단계; 및
하이-k 유전체 재료 층 및 금속을 포함하는 금속 게이트 스택을 형성하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
18. 제16항에 있어서,
상기 게이트 재료 층을 퇴적하는 것은 폴리실리콘 층을 퇴적하는 것을 포함하고;
상기 표면 개질을 수행하는 것은 폴리실리콘의 상기 패턴화된 게이트 재료 층의 측벽에 탄소 및 질소 중 적어도 하나를 도입하도록 이온 주입 프로세스를 수행하는 것을 포함하는 것인, 반도체 구조물을 형성하는 방법.
19. 제16항에 있어서,
상기 제1 에칭 프로세스를 수행하는 것은 이산화황(SO2) 및 수소(H2)를 포함하는 제1 에천트를 사용하여 상기 제1 에칭 프로세스를 수행하는 것을 포함하고;
상기 제2 에칭 프로세스를 수행하는 것은 수소 브롬화물(HBr), 염소(Cl) 및 플루오린(F)를 포함하는 제2 에천트를 사용하여 상기 제2 에칭 프로세스를 수행하는 것을 포함하는 것인, 반도체 구조물을 형성하는 방법.
20. 제16항에 있어서,
상기 제2 에칭 프로세스 이후 상기 패턴화된 게이트 재료 층에 대해 제3 에칭 프로세스를 수행하는 단계를 더 포함하되, 상기 제3 에칭 프로세스는 상기 제2 에칭 프로세스보다 각각 더 작은 바이어스 전력 및 더 큰 측방 에칭 레이트를 가지는 것인, 반도체 구조물을 형성하는 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 위로 돌출되는 핀 활성 영역; 및
    상기 핀 활성 영역 상에 배치되는 게이트 스택 - 상기 게이트 스택은 하이-k 유전체 재료 층, 및 상기 하이-k 유전체 재료 층 상에 배치되는 다양한 금속 층을 포함하고, 상기 게이트 스택은, 단면도에서, 상단 표면(top surface)에서 제1 치수(D1)를, 저부 표면에서 제2 치수(D2)를, 그리고 상기 상단 표면과 상기 저부 표면 사이의 위치에서 제3 치수(D3)를 갖는 불균일한 프로파일을 포함하고, D1 및 D2의 각각은 D3보다 더 큼 - 을 포함하고,
    상기 게이트 스택은, 상면도(top view)에서, 하나의 핀 활성 영역의 에지로부터 다른 핀 활성 영역의 에지까지 가변 치수를 가지며, 두 개의 핀 활성 영역 사이의 중간에서 최소치를 갖는 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 제3 치수(D3)는 상기 핀 활성 영역의 상단 표면과 수평을 이루는(leveling) 위치에서의 최소 치수인 것인, 반도체 구조물.
  3. 제2항에 있어서,
    상기 제2 치수(D2)는 상기 제1 치수(D1)보다 더 큰 것인, 반도체 구조물.
  4. 제1항에 있어서,
    상기 핀 활성 영역은 제1 방향으로 배향되고 상기 제1 방향에 직교하는 제2 방향으로 떨어져 이격되는 제1 및 제2 핀 활성 영역을 포함하고;
    상기 게이트 스택은 상기 제2 방향을 따라 상기 제1 및 제2 핀 활성 영역 위로 연장되고;
    상기 제1, 제2 및 제3 치수는 상기 제2 방향을 따라 측정되는 것인, 반도체 구조물.
  5. 제4항에 있어서,
    상기 게이트 스택은 얕은 트렌치 격리 피쳐 상에 배치되며 상기 제1 핀 활성 영역과 상기 제2 핀 활성 영역 사이에 개재되는 세그먼트를 포함하고, 상기 게이트 스택의 상기 세그먼트는 상면도(top view)에서 불균일한 형상을 가지는 것인, 반도체 구조물.
  6. 제5항에 있어서,
    상기 게이트 스택의 세그먼트는, 상면도에서, 상기 제1 방향을 따라, 상기 제1 핀 활성 영역의 에지에서 제4 치수(D4)에, 상기 제2 핀 활성 영역의 에지에서 제5 치수(D5)에, 상기 제1 핀 활성 영역의 에지와 상기 제2 핀 활성 영역의 에지 사이의 중간 위치에서 제6 치수(D6)에 걸쳐 있고, 상기 제4 치수(D4) 및 상기 제5 치수(D5)의 각각은 상기 제6 치수(D6)보다 더 큰 것인, 반도체 구조물.
  7. 반도체 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성되며; 격리 피쳐에 의해 둘러싸이고 상기 격리 피쳐 위로 돌출되는 제1 및 제2 핀 활성 영역 - 상기 제1 및 제2 핀 활성 영역은 제1 방향으로 배향되고 상기 제1 방향에 직교하는 제2 방향에서 떨어져 이격됨 - ; 및
    상기 제2 방향으로 배향되며 상기 제1 및 제2 핀 활성 영역 위로 연장되는 게이트 스택을 포함하되,
    상기 게이트 스택은 상기 제1 핀 활성 영역과 상기 제2 핀 활성 영역 사이의 간격에서 세그먼트를 포함하고,
    상기 게이트 스택의 세그먼트는, 단면도에서 모래시계(hourglass) 형상을, 그리고 상면도에서 조롱박(gourd) 형상을 가지며,
    상기 게이트 스택은, 상면도에서, 상기 제1 핀 활성 영역의 에지로부터 상기 제2 핀 활성 영역의 에지까지 가변 치수를 가지며, 상기 제1 핀 활성 영역과 상기 제2 핀 활성 영역 사이의 중간에서 최소치를 갖는 것인, 반도체 구조물.
  8. 반도체 구조물을 형성하는 방법에 있어서,
    반도체 기판 상에 핀 활성 영역을 형성하는 단계;
    상기 핀 활성 영역 및 상기 반도체 기판 상에 더미 게이트 재료 층을 퇴적하는 단계;
    상기 더미 게이트 재료 층에 대해 제1 에칭 프로세스를 수행하여, 패턴화된 게이트 재료 층을 형성하는 단계;
    상기 패턴화된 게이트 재료 층의 측벽에 대한 주입에 의해 표면 개질을 수행하는 단계; 및
    그 후, 상기 패턴화된 게이트 재료 층에 대해 제2 에칭 프로세스를 수행하여 패턴화된 게이트 스택을 형성하는 단계를 포함하고,
    상기 패턴화된 게이트 스택은, 상면도에서, 하나의 핀 활성 영역의 에지로부터 다른 핀 활성 영역의 에지까지 가변 치수를 가지며, 두 개의 핀 활성 영역 사이의 중간에서 최소치를 갖는 것인, 반도체 구조물을 형성하는 방법.
  9. 제8항에 있어서,
    상기 패턴화된 게이트 스택 및 상기 반도체 기판 상에 층간 유전체 층을 형성하는 단계;
    상기 패턴화된 게이트 스택을 선택적으로 제거하여, 상기 층간 유전체 층 내에 게이트 트렌치를 생성하는 단계; 및
    하이-k 유전체 재료 층 및 금속을 포함하는 금속 게이트 스택을 형성하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
  10. 제8항에 있어서,
    상기 제2 에칭 프로세스 이후 상기 패턴화된 게이트 재료 층에 대해 제3 에칭 프로세스를 수행하는 단계를 더 포함하되, 상기 제3 에칭 프로세스는 상기 제2 에칭 프로세스보다 각각 더 작은 바이어스 전력 및 더 큰 측방 에칭 레이트를 가지는 것인, 반도체 구조물을 형성하는 방법.
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