TW202102729A - 透過柴氏拉晶法提拉單晶矽的方法 - Google Patents
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Abstract
一種透過柴氏拉晶法（Czochralski process）從熔體中提拉電阻率不大於20 mΩ·cm的單晶矽的方法，其包括：
以第一提拉速度提拉頸部的第一段，從而與晶種的直徑相比，頸部的第一段的直徑以不小於0.3毫米／毫米頸部長度的速率逐漸減小到不大於5毫米的目標直徑；
在不小於3分鐘的時間內，以小於0.2毫米／分鐘的第二提拉速度提拉頸部的第二段，且頸部的第二段的直徑沒有增加到大於5.5毫米；以及
以大於2毫米／分鐘的第三提拉速度提拉頸部的第三段。
Description
本發明提供了一種透過柴氏拉晶法（Czochralski process）從熔體中提拉電阻率不大於20 mΩ·cm的單晶矽的方法。
柴氏拉晶法包括從包含在坩堝內的熔體中提拉單晶。從晶種上懸浮的熔體提拉單晶。一般而言，首先在晶種的底端結晶出頸部，從而使位錯（dislocation）移動到頸部的邊緣並以此方式消除位錯。
US2003 0 209 186 A1提出了一種方法，該方法對頸部進行分段提拉：首先以提拉速率R1提拉一段，然後以低至少25%的提拉速率R2提拉另一段，最後再以速率R1提拉另一段，每一段的直徑為至少約5毫米。
US5 800 612描述了一種將頸部的形成細分為多段並自動進行的方法。
如果提拉的是高摻雜的單晶矽，已知儘管提拉了頸部但仍無法完全消除位錯的事件的頻率增加，這些單晶矽是具有較低電阻率的單晶，因為它們含有較高濃度的電活性摻雜劑。這種位錯因為其位置的緣故也被稱為中心位錯，並且通常僅在提拉單晶之後才以中心缺陷的形式識別到。
為了解決這個問題，US2010 0 089 309 A1提出，如果將要提拉電阻率不大於1.5 mΩ·cm的摻硼單晶，則將提拉頸部時的提拉速度限制成不大於2毫米／分鐘。
在US2004 0 089 225 A1中，據說如果將要提拉的是包含相對高濃度的硼以及額外的鍺的單晶矽，則單晶中的鍺濃度應該在一定限度內與硼的濃度相關聯，從而防止出現因為從這種單晶切割出的半導體晶圓上磊晶層沉積過程中的錯配位錯（misfit dislocation）而導致的問題。
本發明的一個目的是在不受特別限制的情況下獲致所述問題發生頻率的進一步降低。
該目的藉由透過柴氏拉晶法從熔體中提拉電阻率不大於20 mΩ·cm的單晶矽的方法來實現，該方法包括：
以第一提拉速度提拉頸部的第一段，從而與晶種的直徑相比，頸部的第一段的直徑以不小於0.3毫米／毫米頸部長度的速率逐漸減小（taper）到不大於5毫米的目標直徑；
在不小於3分鐘的時間內，以小於0.2毫米／分鐘的第二提拉速度提拉頸部的第二段，且頸部的第二段的直徑沒有增加到大於5.5毫米；以及
以大於2毫米／分鐘的第三提拉速度提拉頸部的第三段。
根據本發明，頸部的直徑從晶種的直徑較快地逐漸減小到第二段的目標直徑。為此目的，以提拉速度提拉頸部的第一段，從而使頸部的直徑以不小於0.3毫米／毫米頸部長度的速率逐漸減小。
晶種具有圓形、正方形或矩形的橫截面。直徑較佳為10至30毫米，並且在正方形或矩形橫截面的情況下，直徑是指最長邊緣的長度。
此外，在提拉頸部的第一段之後，必須暫時使提拉速度顯著地降低，同時還必須規定頸部的直徑不會因此而大幅增大。直徑增大到不大於5.5毫米可以被認為是程度還不是大幅的增大。為了防止直徑由於提拉速度的明顯降低而大幅度地增大，較佳地提高用於加熱熔體的加熱功率。在不小於3分鐘的時間內，較佳在不小於5分鐘且不大於50分鐘的時間內，保持以顯著降低的提拉速度來提拉頸部的第二段。在此期間，提拉頸部的第二段的提拉速度小於0.2毫米／分鐘。提拉頸部的第二段期間的提拉速度的值較佳地在0.01毫米／分鐘至小於0.2毫米／分鐘的範圍內。
對頸部提拉的控制較佳地還包括監測功能，如果已經超過了被認為是允許的頸部的第二段的直徑，則該監測功能自動地停止提拉操作。
在提拉頸部的第二段之後，將提拉速度增加到大於2毫米／分鐘的值，並提拉頸部的第三段。頸部的第三段較佳地具有不小於4毫米且不大於7毫米的直徑以及較佳地不小於100毫米且不大於300毫米的長度。相應地，也較佳地調整用於加熱熔體的加熱功率。
按照常規方式繼續執行單晶矽的進一步提拉，特別是進行單晶的圓錐段、圓柱段和端錐（end cone）的提拉。在單晶的圓柱段中，單晶矽半導體晶圓被切割和加工。
熔體較佳地至少在提拉單晶的頸部、初始錐和圓柱段的過程中經受橫向磁場。
上述方法特別適合於生產直徑為至少200毫米，更特別地直徑為至少300毫米的單晶矽半導體晶圓。
本發明的功效是透過如下方式測試的：在頸部提拉階段的各種條件下，在系列測試中提拉直徑為40毫米的高度硼摻雜單晶矽的小型測試晶體。從每個單晶上切下直徑為1英寸（約25.4毫米）且厚度為1.8毫米的測試晶圓，並透過SIRD（掃描紅外去極化）研究其晶格應變（lattice strain）。在操作條件是跟據本發明的情況下，所檢測到的中心缺陷減少，因此，提拉具有位錯的單晶的可能性下降至1%以下。
在頸部的長度P的基礎上，三個附圖（圖1、圖2和圖3）提供了測試系列中根據本發明的操作條件（圖1）和不同於先前條件的操作條件（圖2和圖3）的代表性描述。這些附圖包含與提拉速度v、頸部直徑d和熔體溫度T有關的資訊。僅僅在採用根據本發明的操作條件時，各個測試晶圓才沒有中心缺陷。
在根據圖2的操作條件的情況下，在提拉頸部的第一段期間，直徑逐漸減小的速率低於預期速率。
在根據圖3的操作條件的情況下，在提拉頸部的第二段期間，直徑超過了仍被認為是允許的5.5毫米直徑。
P:頸部長度
v:提拉速度
d:頸部直徑
T:熔體溫度
圖1提供了測試系列中根據本發明的操作條件的代表性描述。
圖2和圖3提供了測試系列中使用不同於先前條件的操作條件的代表性描述。
P:頸部長度
v:提拉速度
d:頸部直徑
T:熔體溫度
Claims (5)
- 一種透過柴氏拉晶法（Czochralski process）從熔體中提拉電阻率不大於20 mΩ·cm的單晶矽的方法，包括： 以第一提拉速度提拉頸部的第一段，從而與晶種的直徑相比，該頸部的該第一段的直徑以不小於0.3毫米／毫米頸部長度的速率逐漸減小到不大於5毫米的目標直徑； 在不小於3分鐘的時間內，以小於0.2毫米／分鐘的第二提拉速度提拉該頸部的第二段，且該頸部的該第二段的直徑沒有增加到大於5.5毫米；以及 以大於2毫米／分鐘的第三提拉速度提拉該頸部的第三段。
- 如請求項1所述的方法，包括使該熔體經受橫向磁場。
- 如請求項1或2所述的方法，其中該電阻率藉由該熔體摻雜的硼或砷來確定。
- 如請求項1或2所述的方法，其中該熔體額外摻雜鍺。
- 如請求項1或2所述的方法，包括提拉該單晶的圓柱段並從該圓柱段中移除單晶矽半導體晶圓。
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