TW201735314A

TW201735314A - 靜電放電保護裝置及其應用

Info

Publication number: TW201735314A
Application number: TW105110416A
Authority: TW
Inventors: 王世鈺; 李明穎; 黃文聰
Original assignee: 旺宏電子股份有限公司
Priority date: 2016-03-31
Filing date: 2016-03-31
Publication date: 2017-10-01
Also published as: TWI575702B

Abstract

一種靜電放電(electrostatic discharge，ESD)保護裝置及其應用。此靜電放電保護裝置包括：半導體基材、第一閘極結構、第一摻雜區、第二摻雜區以及第三摻雜區。半導體基材包括一個具有第一電性的摻雜井區，且其一端接地(grounding)。第一閘極結構，位於摻雜井區之上。第一摻雜區具有第二電性位於摻雜井區之中，鄰接第一閘極結構，且與銲墊電性連接。第二摻雜區具有該第二電性，位於摻雜井區之中，且鄰接第一閘極結構。第三摻雜區具有第一電性，位於摻雜井區之中，且與第二摻雜區形成P/N接面。其中，第二摻雜區和第三摻雜區分別具有實值大於摻雜井區的摻雜濃度。

Description

靜電放電保護裝置及其應用

本揭露書是有關於一種半導體積體電路及其應用。特別是有關於一種靜電放電(electrostatic discharge，ESD)保護裝置及其應用。

靜電放電是一種在不同物體之間所生的靜電電荷累積和轉移現象。會在非常短暫的時間，通常只有幾個奈米秒，產生非常高能量的高密度的電流，一旦流過半導體裝置，通常會損壞半導體裝置。故當藉由機械、人體在半導體裝置中產生靜電電荷時，必須提供靜電放電防護裝置與放電路徑以避免半導體裝置受到損壞。

以被廣泛使用在積體電路的輸入/輸出(Input/Output，I/O)墊與內部電路之間的靜電放電保護構造為例，其是採用複數個金屬-氧化物-半導體(Metal-Oxide-Semiconductor，MOS)電晶體，利用其在積體電路中所內建的寄生雙載子電晶體電路來保護內部電路免於被由輸入/輸出墊所導入的靜電放電電流所毀損。為提供金屬-氧化物-半導體電晶體較大的靜電放電保護耐受性，同時減少積體電路的佈局(layout)尺寸，金屬-氧化物-半導體電晶體一般會採用指狀(finger)結構的設計。

然而，由於個別指狀結構的金屬-氧化物-半導體電晶體和輸入/輸出墊之間存在位置(距離)的差異，當靜電放電電流發生時，指狀結構的金屬-氧化物-半導體不容易被一致地開啟，使得靜電放電電流僅集中由少部分的指狀結構的金屬-氧化物-半導體進行放電，而使這些金屬-氧化物-半導體因不堪負載而燒毀。因此，如何兼顧靜電放電保護裝置的佈局尺寸並增強金屬-氧化物-半導體被開啟的一致性，已成為業界及待解決的課題。

因此，有需要提供一種先進的靜電放電保護裝置及其應用，以改善習知技術所面臨的問題。

根據本說明書的一實施例提供一種靜電放電保護裝置包括：半導體基材、第一閘極結構、第一摻雜區、第二摻雜區以及第三摻雜區。半導體基材包括一個具有第一電性的摻雜井區，且其一端接地。第一閘極結構位於摻雜井區之上。第一摻雜區具有第二電性位於摻雜井區之中，鄰接第一閘極結構，且與一個銲墊電性連接。第二摻雜區具有第二電性，位於摻雜井區之中，且鄰接第一閘極結構。第三摻雜區具有第一電性，位於摻雜井區之中，且與第二摻雜區形成P/N接面。其中，第二摻雜區和第三摻雜區分別具有實值大於摻雜井區的摻雜濃度。

根據本說明書的另一實施例提供一種記憶體元件，此記憶體元件包含上述靜電放電保護裝置以及一個記憶胞陣列，此記憶胞陣列與靜電放電保護裝置的銲墊電性連接。

根據本說明書的又一實施例提供一種靜電放電保護方法，包含下述步驟：首先提供一個靜電放電保護裝置與一個內部電路(internal circuit)與靜電放電保護裝置電性連接，此靜電放電保護裝置包括：半導體基材、第一閘極結構、第一摻雜區、第二摻雜區以及第三摻雜區。半導體基材包括一個具有第一電性的摻雜井區，且其一端接地。第一閘極結構位於摻雜井區之上。第一摻雜區具有第二電性，位於摻雜井區之中，鄰接第一閘極結構，且與銲墊電性連接。第二摻雜區具有第二電性，位於摻雜井區之中，且鄰接第一閘極結構。第三摻雜區具有第一電性，位於摻雜井區之中，且與第二摻雜區形成P/N接面。其中，第二摻雜區和第三摻雜區分別具有實值大於摻雜井區的摻雜濃度。當靜電放電應力(ESD stress)施加於銲墊時，利用靜電放電保護裝置將靜電放電電流通過半導體基材導入地面。

根據上述實施例，本發明是在提供一種靜電放電保護裝置及其應用。靜電放電保護裝置包括位於半導體基材之摻雜井區中的一個金屬-氧化物-半導體電晶體與一個摻雜區。其中，金屬-氧化物-半導體電晶體與摻雜井區的電性不同；摻雜區與摻雜井區具有相同電性，並與金屬-氧化物-半導體電晶體的汲極(或源極)摻雜區形成一個P/N接面。其中，摻雜井區的一端接地；未與摻雜區形成P/N接面的源極(或汲極)摻雜區與一個輸入及/或輸出銲墊電性連接；且摻雜區和汲極(或源極)摻雜區的摻雜濃度實質高於摻雜井區的摻雜濃度。

由於，形成P/N接面的摻雜區和汲極(或源極)摻雜區具有較高的摻雜濃度，P/N接面的逆向崩潰電壓(reverse breakdown voltage)較低。因此，當瞬間正向(反向)高電壓經由銲墊觸發金屬-氧化物-半導體電晶體內部寄生的雙載子電晶體時，會使來自於雙載子電晶體基極(base)的載子，例如自由電子或電洞，藉由穿隧效應(tunneling effect)導通P/N接面，讓靜電放電電流流入摻雜井區之中，藉以提高摻雜井區的基材偏壓(substrate bias)，同時降低位於摻雜井區之中其他金屬-氧化物-半導體電晶體的臨界電壓，使其他形成在摻雜井區之中的金屬-氧化物-半導體可被一致地開啟，並進行放電。

藉此，可在不大幅度增加元件佈局尺寸的前提下，增強位於摻雜井區中多個金屬-氧化物-半導體被開啟的一致性，解決習知技術因靜電放電電流過於集中而導致靜電放電保護裝置燒毀的問題。

本發明提供一種靜電放電保護裝置及其應用，可解決習知靜電放電保護裝置中的指狀結構金屬-氧化物-半導體因不容易被一致地開啟而導至燒毀的問題。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數靜電放電保護裝置及其應用方法與元件作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖和第1B圖，第1A圖係根據本發明的一實施例所繪示之靜電放電保護裝置100的剖面示意圖。第1B圖係繪示第1A圖之靜電放電保護裝置100所繪示的等效電路圖。其中，靜電放電保護裝置100係用來保護積體電路中的內部電路11免於遭受靜電放電的損害。靜電放電保護裝置100至少包括半導體基材101、第一閘極結構102、第一摻雜區103、第二摻雜區104以及第三摻雜區105。

在本說明書的一些實施例之中，半導體基材101可以由任何適合的基礎半導體，例如結晶態之矽或鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化碘、砷化碘和/或銻化碘，或上述之組合所構成。在本實施例之中，半導體基材101較佳係一種多晶矽晶圓。半導體基材101包括一個具有P型電性的摻雜井區101a(也以P-well表示之)。

第一閘極結構102，具有一個閘介電層102a以及一個閘電極102b。其中，閘介電層102a位於摻雜井區101a上方，閘電極102b堆疊於閘介電層102a之上。

第一摻雜區103位於摻雜井區101a之中，鄰接第一閘極結構102的閘介電層102a，且與銲墊106電性連接。在本說明書的一些實施例中，第一摻雜區103具有與摻雜井區101a相反的N型電性，且具有比摻雜井區101a還要高的摻雜濃度(也以N+表示之)。在本實施例之中，摻雜井區101a的摻雜濃度實值介於1.0×10¹⁶ /cm³ 至1.0×10¹⁷ /cm³ 之間；第一摻雜區103的摻雜濃度實值介於1.0×10¹⁹ /cm³ 至1.0×10²⁰ /cm³ 之間。

銲墊106可以根據內部電路11的不同設計而具有不同的作用。例如，在本說明書的一些實施例中，內部電路11可以是，包含至少一記憶胞陣列的積體電路。銲墊106可以是一種用來連接內部電路11與外部電路(未繪示)，以輸出驅動電流或接收輸入訊號功能的輸入/輸出墊。而在另一些實施例中，銲墊106可以只是一種訊號輸入墊(input pad)。

第二摻雜區104具有N型電性，位於摻雜井區101a之中，且鄰接第一閘極結構102的閘介電層102a。和第一摻雜區103一樣，第二摻雜區104也具有比摻雜井區101a還要高的摻雜濃度(也以N+表示之)。在本實施例之中，第二摻雜區104的摻雜濃度實值介於1.0×10¹⁹ /cm³ 至1.0×10²⁰ /cm³ 之間。

詳言之，第一閘極結構102、第一摻雜區103和第二摻雜區104的組合，可以在摻雜井區101a中構成一個N型金屬-氧化物-半導體元件12。在本實施例中，N型金屬-氧化物-半導體元件12的閘極(閘電極102b)接地(以VSS表示之)；N型金屬-氧化物-半導體元件12的汲極(第一摻雜區103)與銲墊106電性連接；第一摻雜區103、第二摻雜區104和摻雜井區101a可以形成一個NPN寄生雙載子電晶體電路13(如第1A圖所繪示)。

第三摻雜區105具有P電性，位於摻雜井區101a之中，且與第二摻雜區104連接，而在二者之間形成一個P/N接面107。同樣地，第三摻雜區105也具有實值大於摻雜井區101a的摻雜濃度。在本實施例之中，第三摻雜區105的摻雜濃度實值介於1.0×10¹⁹ /cm³ 至1.0×10²⁰ /cm³ 之間。由於，形成P/N接面的第三摻雜區105和第二摻雜區104具有高於摻雜井區101a的摻雜濃度，進而使得載子可以發生穿遂效應。因此，P/N接面107具有較低的逆向崩潰電壓。例如在本實施例之中，P/N接面107具有實值介於0.7伏特(V)至3伏特之間。

靜電放電保護裝置100另外還可以包括一個第二閘極結構108、一個第四摻雜區109以及一個第五摻雜區110。第二閘極結構108包括第二閘介電層108a和第二閘電極108b依序堆疊於摻雜井區101a之上，且閘介電層108a與第一摻雜區103鄰接。第四摻雜區109具有N型電性，位於摻雜井區101a之中，且鄰接第二閘極結構108的第二閘介電層108a。在本實施例中，第四摻雜區109的結構與摻雜濃度大致與第一摻雜區103相同，故也以N+表示之。

第二閘極結構108、第一摻雜區103和第四摻雜區109的組合，可在摻雜井區101a構成與N型金屬-氧化物-半導體元件12共用汲極(第一摻雜區103)的另一個N型金屬-氧化物-半導體元件14。在本實施例中，金屬-氧化物-半導體元件14的源極(第四摻雜區109)係接地(以VSSQ表示之)；且N型金屬-氧化物-半導體元件14的閘極(第二閘電極108b)與一個輸出/輸入電路15電性連接。在一般操作時，輸出電路15可通過N型金屬-氧化物-半導體元件14對銲墊106提供輸出或接收輸入訊號。

第五摻雜區110具有P型電性，位於摻雜井區101a之中，靠近N型金屬-氧化物-半導體元件14遠離N型金屬-氧化物-半導體元件12的一側，且可藉由導線112接地(以VSS表示之)。在本實施例中，第五摻雜區110的結構與摻雜濃度大致與第三摻雜區105相同，故也以P+表示之。

由於，形成P/N接面107的第三摻雜區105和第二摻雜區104以及N型金屬-氧化物-半導體元件12的汲極(第一摻雜區103)都具有高於摻雜井區101a的摻雜濃度。P/N接面的逆向崩潰電壓較低。因此，當瞬間正向高電壓觸發N型金屬-氧化物-半導體電晶體12內部寄生的NPN雙載子電晶體13時，經由銲墊106流入N型金屬-氧化物-半導體電晶體12的靜電放電電流會使雙載子電晶體13的基極(摻雜井區101a)產生載子，例如自由電子或電洞，藉由穿隧效應導通P/N接面107，讓靜電放電電流流入摻雜井區101a之中，並通過第五摻雜區110導入地面。同時，提高摻雜井區101a的基材偏壓，降低位於摻雜井區101a之中包含N型金屬-氧化物-半導體電晶體14之其他金屬-氧化物-半導體電晶體的臨界電壓，使其他的金屬-氧化物-半導體可被一致地開啟，並進行放電。

藉由上述方式，只要在摻雜井區101a之中額外形成一個，使其與第一個被靜電放電電流觸發之金屬-氧化物-半導體電晶體(例如，N型金屬-氧化物-半導體電晶體12)的源極/汲極(例如，第二摻雜區104)形成P/N接面107的摻雜區(例如，第三摻雜區105)，即可在不需要大幅度增加靜電放電保護裝置100的佈局尺寸的前提下，有效提高摻雜井區101a的電位，增強位於摻雜井區101a中多個金屬-氧化物-半導體，例如N型金屬-氧化物-半導體12和14被開啟的一致性，防止因靜電放電電流過於集中而燒毀靜電放電保護裝置100。

請參照第2圖，第2圖係根據本發明的另一實施例所繪示之靜電放電保護裝置200的剖面示意圖。其中，第2圖所繪示之靜電放電保護裝置200的結構大致與第1A圖和第1B圖所繪示的靜電放電保護裝置100相似。差別僅在於靜電放電保護裝置200的基材201、摻雜井區201a、第一摻雜區203、第二摻雜區204、第三摻雜區205、第四摻雜區209、寄生的PNP雙載子電體23以及第五摻雜區210的電性，恰恰與靜電放電保護裝置100的基材101、摻雜井區101a、第一摻雜區103、第二摻雜區104、第三摻雜區105、第四摻雜區109、寄生的NPN雙載子電體13以及第五摻雜區110的電性相反。

同理，當瞬間反向高電壓經由銲墊106觸發P型金屬-氧化物-半導體電晶體22內部寄生的PNP雙載子電晶體23時，經由銲墊106流入P型金屬-氧化物-半導體電晶體22的電流，會使雙載子電晶體的基極所產生的載子，例如自由電子或電洞，藉由穿隧效應導通P/N接面207，讓靜電放電電流212通過第五摻雜區210由摻雜井區201a中流入電源(以VDD表示之)，同時提高摻雜井區201a的基材偏壓，降低位於摻雜井區201a之中的P型金屬-氧化物-半導體電晶體24的臨界電壓，使P型金屬-氧化物-半導體24可被一致地開啟，並進行放電。由於靜電放電保護裝置100的結構、材質與製作方法已詳述如上，靜電放電保護裝置200的結構、材質與製作方法不在此贅述。

請參照第3A圖和第3B圖，第3A圖係根據本發明的又一實施例所繪示之靜電放電保護裝置300的剖面示意圖。第3B圖係根據第3A圖之靜電放電保護裝置300所繪示的等效電路圖。第3A圖所繪示之靜電放電保護裝置300的結構大致與第1A圖和第1B圖所繪示的靜電放電保護裝置100相似。差別僅在於靜電放電保護裝置300的N型金屬-氧化物-半導體元件34的閘極結構308 (包括第二閘介電層308a和第二閘電極308b)係直接接地，並未與任何輸出電路15電性連接。因此，在一般操作時，銲墊106僅能作為接收輸入訊號的輸入墊(input pad)。

另外，靜電放電保護裝置的摻雜井區101a中可以包括更多的金屬-氧化物-半導體電晶體。例如請參照第4圖，第4圖係根據本發明的再一實施例所繪示之靜電放電保護裝置400的剖面示意圖。靜電放電保護裝置400的結構大致與第1B圖所繪示的靜電放電保護裝置100相似。差別僅在於靜電放電保護裝置400更包括多個位於摻雜井區101a上的閘極結構(例如閘極結構401和402)、多個位於摻雜井區101a中的N型摻雜區(例如N型摻雜區403、404和405)以及一個位於摻雜井區101a中的P型摻雜區406。其中，閘極結構401和402以及N型摻雜區403、404和405可以分別在摻雜井區101a中構成N型金屬-氧化物-半導體電晶體42和44。

其中，N型金屬-氧化物-半導體元件42的閘極結構401和源極(N型摻雜區404)經由導線412接地(以VSS表示之)；N型金屬-氧化物-半導體元件42的汲極(N型摻雜區403)與銲墊106電性連接。金屬-氧化物-半導體元件44的閘極結構402和源極(N型摻雜區405)經由導線412接地(以VSS表示之)；N型金屬-氧化物-半導體元件42和44共用汲極(N型摻雜區403)。P型摻雜區406位於N型金屬-氧化物-半導體元件44遠離N型金屬-氧化物-半導體元件42的一側，且經由導線412接地(以VSS表示之)。

當瞬間正向高電壓觸發金屬-氧化物-半導體電晶體12內部寄生的NPN雙載子電晶體13時，經由銲墊106流入金屬-氧化物-半導體電晶體12的靜電放電電流會使雙載子電晶體13的基極(摻雜井區101a)產生載子，例如自由電子或電洞，藉由穿隧效應導通P/N接面107，讓靜電放電電流流入摻雜井區101a之中，並通過第五摻雜區110導入地面。同時提高摻雜井區101a的基材偏壓，降低金屬-氧化物-半導體電晶體42和44的臨界電壓，使N型金屬-氧化物-半導體14、42和44可被一致地開啟。

為了增進靜電放電保護裝置的效能，靜電放電保護裝置還可以包括一個控制電路，連接至靜電放電保護裝置最先被觸的發金屬-氧化物-半導體電晶體上。例如請參照第5圖，第5圖係根據本發明的又另一實施例所繪示之靜電放電保護裝置500的剖面示意圖。第5圖所繪示之靜電放電保護裝置500的結構大致與第3A圖所繪示之靜電放電保護裝置300相似。差別僅在於靜電放電保護裝置500還可包括一個耦接於第一閘極結構102之閘電極102b上的控制電路501。

在本說明書的一些實施例之中，控制電路501可以包括一個電容501a以及一個電阻501b。其中，電容501a的一端與銲墊106電性連接，一端與第一閘極結構102的閘電極102b電性連接。電阻501b與位於電容501a和閘電極102b之間的一個節點(nod)501c電性連接。在靜電放電瞬間，高頻的靜電放電電流可在延遲時間內通過尚未累積足夠電荷的電容501a，並提前觸發金屬-氧化物-半導體元件12開啟。

在本書明書的另一實施例中，控制電路501可以僅包括一個與第一閘極結構102的閘電極102b電性連接的電阻501b。藉由電阻501b與銲墊106之間的寄生電容(未繪示)，依然可以達到提前觸發金屬-氧化物-半導體元件12開啟的功能。

前述的靜電放電保護裝置可應用於記憶體元件的靜電放電保護。例如請參照第6圖，第6圖係繪示使用第1A圖和第2圖所示之靜電放電保護裝置100和200之記憶體元件60。其中，記憶體元件60包括至少一個記憶胞陣列601通過銲墊106與一個外部電路(未繪示)電性連接，同時與靜電放電保護裝置100和200電性連接。如前所述，藉由靜電放電保護裝置100和200的保護，可使記憶胞陣列601免於被瞬間高密度的靜電放電電流燒毀。

由於，形成P/N接面的摻雜區和汲極(或源極)摻雜區具有較高的摻雜濃度，P/N接面的逆向崩潰電壓較低。因此，當瞬間正向(反向)高電壓經由銲墊觸發金屬-氧化物-半導體電晶體內部寄生的雙載子電晶體時，會使來自於雙載子電晶體基極的載子，例如自由電子或電洞，藉由穿隧效應導通P/N接面，讓靜電放電電流流入摻雜井區之中，藉以提高摻雜井區的基材偏壓，同時降低位於摻雜井區之中其他金屬-氧化物-半導體電晶體的臨界電壓，使其他形成在摻雜井區之中的金屬-氧化物-半導體可被一致地開啟，並進行放電。

雖然本說明書已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

11‧‧‧內部電路
12、14、34、42、44‧‧‧N型金屬-氧化物-半導體元件
13‧‧‧NPN雙載子電晶體
15‧‧‧輸出電路
22、24‧‧‧P型金屬-氧化物-半導體元件
23‧‧‧PNP雙載子電晶體
60‧‧‧記憶體元件
100、200、300、400、500‧‧‧靜電放電保護裝置
101、201‧‧‧半導體基材
101a、201a‧‧‧摻雜井區
102‧‧‧第一閘極結構
102a‧‧‧閘介電層
102b‧‧‧閘電極
103、203‧‧‧第一摻雜區
104、204‧‧‧第二摻雜區
105、205‧‧‧第三摻雜區
106‧‧‧銲墊
107、207‧‧‧P/N接面
108、308‧‧‧第二閘極結構
108a、308a‧‧‧閘介電層
108b、308b‧‧‧閘電極
109、209‧‧‧第四摻雜區
110、210‧‧‧第五摻雜區
112、412‧‧‧導線
401、402‧‧‧閘極結構
403、404、405‧‧‧N型摻雜區
406‧‧‧P型摻雜區
501‧‧‧控制電路
501a‧‧‧電容
501b‧‧‧電阻
501c‧‧‧結點
601‧‧‧記憶胞陣列
VSS‧‧‧接地
VSSQ‧‧‧接地
VDD‧‧‧電源

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下: 第1A圖係根據本發明的一實施例所繪示之靜電放電保護裝置的剖面示意圖；第1B圖係根據第1A圖之靜電放電保護裝置所繪示的等效電路圖；第2圖係根據本發明的一實施例所繪示之靜電放電保護裝置的剖面示意圖；第3A圖係本發明的一實施例所繪示之靜電放電保護裝置的剖面示意圖；第3B圖係根據第3A圖之靜電放電保護裝置所繪示的等效電路圖；第4圖係根據本發明的一實施例所繪示之靜電放電保護裝置的剖面示意圖；第5圖係根據本發明的一實施例所繪示之靜電放電保護裝置的剖面示意圖；以及第6圖係繪示使用第1A圖和第2圖所示之靜電放電保護裝置的記憶體元件。

12、14‧‧‧N型金屬-氧化物-半導體元件

13‧‧‧NPN雙載子電晶體

15‧‧‧輸出電路

100‧‧‧靜電放電保護裝置

101‧‧‧半導體基材

101a‧‧‧摻雜井區

102‧‧‧第一閘極結構

102a‧‧‧閘介電層

102b‧‧‧閘電極

103‧‧‧第一摻雜區

104‧‧‧第二摻雜區

105‧‧‧第三摻雜區

106‧‧‧銲墊

107‧‧‧P/N接面

108‧‧‧第二閘極結構

108a‧‧‧閘介電層

108b‧‧‧閘電極

109‧‧‧第四摻雜區

110‧‧‧第五摻雜區

112‧‧‧導線

VSS‧‧‧接地

VSSQ‧‧‧接地

Claims

一種靜電放電(electrostatic discharge，ESD)保護裝置，包括: 一半導體基材，包括一摻雜井區，該摻雜井區具有一第一電性，且一端接地(grounding)；一第一閘極結構，位於該摻雜井區之上；一第一摻雜區，具有一第二電性，位於該摻雜井區之中，鄰接該第一閘極結構，且與一銲墊電性連接；一第二摻雜區，具有該第二電性，位於該摻雜井區之中，且鄰接該第一閘極結構；以及一第三摻雜區，具有該第一電性，位於該摻雜井區之中，且與該第二摻雜區形成一P/N接面，其中該第二摻雜區和該第三摻雜區分別具有實值大於該摻雜井區的摻雜濃度。
如申請專利範圍第1項所述之靜電放電保護裝置，更包括：一第二閘極結構，位於該摻雜井區之上，且鄰接該第一摻雜區；一第四摻雜區，具有該第二電性，位於該摻雜井區之中，鄰接該第二閘極結構，且接地；以及一第五摻雜區，具有該第一電性，位於該摻雜井區之中，且接地。
如申請專利範圍第2項所述之靜電放電保護裝置，其中該第二閘極結構係接地。
如申請專利範圍第2項所述之靜電放電保護裝置，更包括一輸出/輸出電路與該第二閘極結構電性連接。
如申請專利範圍第2項所述之靜電放電保護裝置，更包括：一第三閘極結構，位於該摻雜井區之上，且接地；一第六摻雜區，具有該第二電性，位於該摻雜井區之中，鄰接該第三閘極結構，且與該銲墊電性連接；一第七摻雜區，具有該第二電性，位於該摻雜井區之中，鄰接該第三閘極結構，且接地；以及一第八摻雜區，具有該第一電性，位於該摻雜井區之中，且接地。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該第一閘極結構係接地或與一控制電路電性連接。
如申請專利範圍第6項所述之靜電放電保護裝置，其中該控制電路包括：一電容，一端與該銲墊電性連接，一端與該第一閘極結構電性連接；以及一電阻，與位在該電容和該第一閘極結構之間的一結點(nod) 電性連接。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該摻雜井區具有實值介於1.0×10¹⁶ /cm³ 至1.0×10¹⁷ /cm³ 之間的摻雜濃度；該第二摻雜區和該第三摻雜區分別具有實值介於1.0×10¹⁹ /cm³ 至1.0×10²⁰ /cm³ 之間的摻雜濃度；且該P/N接面具有實值介於0.7伏特(V)至3伏特之間的一逆向崩潰電壓(reverse breakdown voltage)。
一種記憶體元件，包括：如申請專利範圍第1項至第8項中之一者所述的該靜電放電保護裝置；以及一記憶胞陣列，與該銲墊電性連接。
一種靜電放電保護方法，包括: 提供一靜電放電保護裝置與一內部電路(internal circuit)電性連接，其中該靜電放電保護裝置包括: 一半導體基材，包括一摻雜井區，該摻雜井區具有一第一電性，且一端接地(grounding)；一第一閘極結構，位於該摻雜井區之上；一第一摻雜區，具有一第二電性，位於該摻雜井區之中，鄰接該第一閘極結構，且與一銲墊電性連接；一第二摻雜區，位於該摻雜井區之中，鄰接該第一閘極結構，且具有該第二電性；以及一第三摻雜區，具有該第一電性，位於該摻雜井區之中，且與該第二摻雜區形成一P/N接面；其中該第二摻雜區和該第三摻雜區分別具有實值大於該摻雜井區的摻雜濃度；以及當一靜電放電應力(ESD stress)施加於該銲墊時，利用該靜電放電保護裝置將靜電放電電流通過該半導體基材導入地面。