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TW201715648A - 積體晶片及其製造方法 - Google Patents

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TW201715648A
TW201715648A TW105124400A TW105124400A TW201715648A TW 201715648 A TW201715648 A TW 201715648A TW 105124400 A TW105124400 A TW 105124400A TW 105124400 A TW105124400 A TW 105124400A TW 201715648 A TW201715648 A TW 201715648A
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metal
insulator
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layer
capacitor
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凃國基
楊晉杰
朱文定
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台灣積體電路製造股份有限公司
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Abstract

本揭示為有關於積體晶片的製造方法與相關結構，以防止對金屬-絕緣體-金屬去耦合電容器的損害。在一些實施例中，此方法包括在基底上方之下方層間介電層中形成一個或多個下方金屬內連線結構。在下方金屬內連線結構上方形成複數個金屬-絕緣體-金屬結構，且在金屬-絕緣體-金屬結構上方之上方層間介電層中形成一個或多個上方金屬內連線結構。下方與上方的金屬內連線結構一起以串聯的形式在第一電位與第二電位之間電性耦接這些金屬-絕緣體-金屬結構。

Description

積體晶片及其製造方法
本揭示係有關於半導體技術，且特別是有關於具有金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構的積體晶片及其製造方法。
積體晶片形成於包括數百萬或數十億個電晶體元件的半導體晶粒上。這些電晶體元件被配置作為開關及/或產生功率增益(power gains)來實現積體晶片的邏輯功能(例如：形成配置來實施邏輯功能的處理器)。積體晶片也時常包括被動元件，例如電容器、電阻器、電感器、可變電容器等等。被動元件被廣泛使用來控制積體晶片的特性(例如：增益(gain)、時間常數(time constants)等等)和提供單一積體晶片廣泛不同的功能(例如：在相同的晶粒上製造類比和數位電路)。
在一些實施例中，本揭示提供積體晶片的製造方法，包括在基底上方之介電層中形成一個或多個下方金屬內連線結構；在下方金屬內連線結構上方形成複數個金屬-絕緣體-金屬結構；以及在金屬-絕緣體-金屬結構上方形成一個或多個上方金屬內連線結構，其中下方金屬內連線結構或上方金屬內 連線結構以串聯的方式電性耦接金屬-絕緣體-金屬結構。
在其他實施例中，本揭示提供積體晶片的製造方法，包括在半導體基底上方之下方層間介電層中形成一個或多個下方金屬內連線結構；在半導體基底的第一區上方之下方金屬內連線結構的上方形成複數個金屬-絕緣體-金屬電容器，且在半導體基底的第二區上方形成複數個電阻式隨機存取記憶體之記憶胞；在金屬-絕緣體-金屬電容器與電阻式隨機存取記憶體之記憶胞上方形成上方層間介電層；以及在上方層間介電層中形成一個或多個上方金屬內連線結構，其中下方金屬內連線結構或上方金屬內連線結構被包括在以串聯的方式電性耦接金屬-絕緣體-金屬結構的導電路徑中。
在另外一些實施例中，本揭示提供積體晶片，包括基底；下方金屬內連線層，具有一個或多個下方金屬內連線結構佈置於基底上方之下方層間介電層中；複數個金屬-絕緣體-金屬結構，佈置於下方金屬內連線層上方；以及上方金屬內連線層，具有一個或多個上方金屬內連線結構佈置於金屬-絕緣體-金屬結構上方之上方層間介電層中，其中下方金屬內連線結構或上方金屬內連線結構被包括在以串聯的方式電性耦接金屬-絕緣體-金屬結構的導電路徑中。
100、300、400、500、600、700‧‧‧積體晶片
101、200、703‧‧‧分壓器
102‧‧‧基底
104‧‧‧層間介電層
104a‧‧‧下方層間介電層
104b‧‧‧上方層間介電層
106‧‧‧下方金屬內連線層
106a‧‧‧第一下方金屬內連線層
106b‧‧‧第二下方金屬內連線層
108a、CMIM_1‧‧‧第一金屬-絕緣體-金屬結構
108b、CMIM_2‧‧‧第二金屬-絕緣體-金屬結構
110、308、406、506、606、708‧‧‧下方電極
112、310、408、508、608、710‧‧‧電容器介電層
114、312、410、510、610、712‧‧‧上方電極
116‧‧‧上方金屬內連線層
116a‧‧‧第一上方金屬內連線層
116b‧‧‧第二上方金屬內連線層
118、614‧‧‧導孔結構
301‧‧‧介電結構
302a、302b、302c、702a、702b、702c、702d、702e、802‧‧‧介電層
304‧‧‧下方金屬內連線結構
306a、404a、504a、604a‧‧‧第一金屬-絕緣體-金屬電容器
306b、404b、504b、604b‧‧‧第二金屬-絕緣體-金屬電容器
404c、504c、604c‧‧‧第三金屬-絕緣體-金屬電容器
314a、412a、512a、612a‧‧‧第一上方金屬內連線結構
314b、412b、512b、612b‧‧‧第二上方金屬內連線結構
512c、612c‧‧‧第三上方金屬內連線結構
402a、502a、602a‧‧‧第一下方金屬內連線結構
402b、502b、602b‧‧‧第二下方金屬內連線結構
502c‧‧‧第三下方金屬內連線結構
514a‧‧‧第一導孔結構
514b‧‧‧第二導孔結構
616‧‧‧金屬連接層
701a‧‧‧去耦合區
701b‧‧‧嵌入式記憶體區
701c‧‧‧邏輯區
704a‧‧‧第一金屬線層
704b‧‧‧第二金屬線層
704c、704d‧‧‧金屬線層
705、716‧‧‧電晶體元件
706a、706b‧‧‧金屬-絕緣體-金屬電容器
706c、706d‧‧‧電阻式隨機存取記憶體之記憶胞
714a‧‧‧第一金屬導通孔層
714b‧‧‧第二金屬導通孔層
714c‧‧‧第三金屬導通孔層
716g‧‧‧閘極電極
717a‧‧‧第一源極/汲極區
717b‧‧‧第二源極/汲極區
718‧‧‧導電接點
800、900、1000、1100、1200、1300‧‧‧剖面示意圖
801‧‧‧後端製程之金屬堆疊
902‧‧‧蝕刻劑
904‧‧‧導通孔洞
906‧‧‧金屬溝槽
1400‧‧‧方法
1402、1404、1406、1408、1410、1412‧‧‧步驟
BL‧‧‧位元線
C1、C2‧‧‧電容
R1、R2‧‧‧本質電阻
V1‧‧‧第一電位
V2‧‧‧第二電位
Vint‧‧‧中間電壓節點
Vint1‧‧‧第一中間電壓節點
Vint2‧‧‧第二中間電壓節點
VDD‧‧‧供應電壓
VGND‧‧‧接地電壓
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖顯示依據本揭示的一些實施例之包括具有複數個金屬-絕緣體-金屬(metal-insulator-metal，MIM)結構之分壓器的積體晶片。
第2圖顯示依據本揭示的一些實施例之包括複數個金屬-絕緣體-金屬結構之分壓器的示意圖。
第3-6圖顯示依據本揭示的一些其他實施例之包括具有複數個金屬-絕緣體-金屬電容器之分壓器的積體晶片。
第7圖顯示依據本揭示的一些其他實施例之包括具有複數個金屬-絕緣體-金屬去耦合電容器之分壓器的積體晶片。
第8-13圖顯示依據本揭示的一些實施例之形成包括具有複數個金屬-絕緣體-金屬電容器之分壓器的積體晶片的方法的各階段剖面示意圖。
第14圖顯示依據本揭示的一些實施例之形成包括具有複數個金屬-絕緣體-金屬電容器之分壓器的積體晶片的方法。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件(feature)。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件 與上述第二特徵部件可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或特徵部件“下方”或“在...之下”的元件，將定位為位於其他元件或特徵部件“上方”。因此，範例的用語“下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器為特別種類的電容器，其具有以電容介電層分隔開的頂部金屬板和底部金屬板，金屬-絕緣體-金屬電容器時常建置在積體電路中。金屬-絕緣體-金屬電容器時常整合至後端製程(back-end-of-the-line，BEOL)之金屬堆疊中，其垂直設置於下方的第一金屬層和上方的第二金屬層之間的位置。金屬-絕緣體-金屬電容器可用作去耦合(decoupling)電容器配置來減輕由積體晶片內之邏輯裝置的切換造成的電源供應線上的切換雜訊。舉例來說，金屬-絕緣體-金屬電容器可用來降低切換雜訊，切換雜訊由積體晶片內之輸入/輸出(input/output，I/O)與核心 電路的同時切換時在電源供應線上之電壓降所造成。沒有去耦合電容器的情況下，此切換雜訊可能增加信號的延遲，進而降低積體電路的操作頻率，並無意之中導致積體電路內之邏輯電路內的狀態轉換(state transition)。
當積體晶片組件的尺寸縮小時，現代金屬-絕緣體-金屬電容器的介電層可靠度電壓極限(reliability voltage limit)(例如：時間相依介電崩潰電壓等等)也會降低，進而限制金屬-絕緣體-金屬電容器作為去耦合電容器的應用。舉例來說，以具有0.8伏特的介電層可靠度電壓極限的金屬-絕緣體-金屬電容器來說，在金屬-絕緣體-金屬電容器的兩個電極之間的電壓差超過0.8伏特可能損害金屬-絕緣體-金屬電容器的介電層。然而，在現代的積體晶片中，供應電壓時常大於金屬-絕緣體-金屬去耦合電容器的介電層可靠度電壓極限(例如：時間相依介電崩潰電壓)，導致對金屬-絕緣體-金屬去耦合電容器的損害。
本揭示的一些實施例係有關於防止對金屬-絕緣體-金屬去耦合電容器造成損害之積體電路的形成方法，以及相關的結構。在一些實施例中，此方法包括形成一個或多個下方的金屬內連線結構在基板上之下方的層間介電(inter-level dielectric，ILD)層中，複數個金屬-絕緣體-金屬結構形成於這一個或多個下方的金屬內連線結構上方，一個或多個上方的金屬內連線結構形成於上方的層間介電層中且於這些金屬-絕緣體-金屬結構上方。下方與上方的金屬內連線結構一起以串聯的形式在第一電位與第二電位之間電性耦接這些金屬-絕緣體- 金屬結構。透過將這些金屬-絕緣體-金屬結構設置為串聯形式，第一電位(例如：供應電壓)的消耗分散於這些金屬-絕緣體-金屬結構上，進而降低任一個金屬-絕緣體-金屬結構之電極間的電位差。透過降低電位差，使得橫跨金屬-絕緣體-金屬結構的電位可以控制在可靠度電壓極限(例如：時間相依介電崩潰電壓等等)之下，進而使得金屬-絕緣體-金屬結構可在具有供應電壓大於可靠度電壓極限的系統中用作去耦合電容器。
第1圖顯示依據本揭示的一些實施例之包括具有複數個金屬-絕緣體-金屬(MIM)結構之分壓器101的積體晶片100。
積體晶片100包括基底102。在一些實施例中，基底102可包括半導體材料，例如具有n型或p型摻雜的矽。後端製程(BEOL)之金屬堆疊佈置於基底102上方。後端製程之金屬堆疊包括複數個金屬-絕緣體-金屬(MIM)結構108a和108b佈置於層間介電(ILD)層104中且設置於基底102上方。這些金屬-絕緣體-金屬結構108a和108b分別包括由介電層隔開的第一電極和第二電極。舉例來說，金屬-絕緣體-金屬結構在一些實施例中包括下方電極110，其透過電容器介電層112與上方電極114垂直隔開。層間介電層104可包括一個或多個獨立的介電層(例如：低介電常數介電材料、超低介電常數介電材料等等)互相堆疊於基底102上方。舉例來說，層間介電層104可包括下方層間介電層104a與上方層間介電層104b。層間介電層104將這些金屬-絕緣體-金屬結構108a和108b橫向地互相隔開。
後端製程之金屬堆疊更包括複數個金屬內連線層 佈置於層間介電層104中。這些金屬內連線層包括下方金屬內連線層106與上方金屬內連線層116。層間介電層104將下方金屬內連線層106與基底102垂直隔開。這些金屬-絕緣體-金屬結構108a和108b的下方電極110接觸下方金屬內連線層106，且上方電極114接觸上方金屬內連線層116。在一些實施例中，下方金屬內連線層106與上方金屬內連線層116可包括一個或多個金屬內連線結構透過層間介電層104橫向地互相隔開。舉例來說，下方金屬內連線層106可包括第一下方金屬內連線結構106a與第二下方金屬內連線結構106b，且上方金屬內連線層116可包括第一上方金屬內連線結構116a與第二上方金屬內連線結構116b。在一些實施例中，下方金屬內連線層106與上方金屬內連線層116可包括金屬線層配置來提供橫向方向(即平行於基底102的上表面)的內連線。
下方金屬內連線層106與上方金屬內連線層116被包含在電性連接這些金屬-絕緣體-金屬結構108a和108b的導電路徑中，且以串聯的方式(即沿著單一電性導電路徑)延伸於第一電位V1與第二電位V2之間，第二電位V2小於第一電位V1。舉例來說，如積體晶片100所示，第一金屬-絕緣體-金屬結構108a的電極透過包括下方金屬內連線層106、上方金屬內連線層116及垂直延伸於下方金屬內連線層106與上方金屬內連線層116之間的導孔結構118之導電路徑的方式耦接至第二金屬-絕緣體-金屬結構108b。在一些實施例中，第一電位V1可為供應電壓(VDD)，且第二電位V2可為接地電壓(即電位為0)。
在第一電位V1與第二電位V2之間串聯連接這些金 屬-絕緣體-金屬結構108a和108b導致在第一電位V1與第二電位V2之間的電壓降分配(即散佈)於這些金屬-絕緣體-金屬結構108a和108b之間，此導致一個或多個中間電壓節點(intermediate voltage node，Vint)有著介於第一電位V1與第二電位V2之間的電位(例如：這些金屬-絕緣體-金屬結構108a、108b的每一個會分別提供小於第一電位V1與第二電位V2之間的差異的電壓降)。透過沿著耦接這些金屬-絕緣體-金屬結構108a和108b之導電路徑產生的一個或多個中間電壓，可將這些金屬-絕緣體-金屬結構108a和108b之任何一個的電極之間的電位差異控制在小於可靠度電壓極限(例如：時間相依介電崩潰電壓等等)的相對低值，進而防止對金屬-絕緣體-金屬結構108a和108b的電容器介電層112的損害。
第2圖顯示依據本揭示的一些實施例之包括複數個金屬-絕緣體-金屬結構之分壓器200的示意圖。
分壓器200包括複數個金屬-絕緣體-金屬結構CMIM_1、CMIM_2串聯於第一電位V1與第二電位V2之間。這些金屬-絕緣體-金屬結構CMIM_1和CMIM_2可分別包括電容Cn(n=1,2)與本質電阻Rn(n=1,2)。這些金屬-絕緣體-金屬結構CMIM_1和CMIM_2分別導致電壓降發生於第一電位V1與第二電位V2之間，此電壓降與金屬-絕緣體-金屬結構的電容及/或本質電阻成正比。舉例來說，第一金屬-絕緣體-金屬結構CMIM_1會導致與第一金屬-絕緣體-金屬結構CMIM_1之電容及/或本質電阻成正比的第一電壓降△V1，且第二金屬-絕緣體-金屬結構CMIM_2會導致與第二金屬-絕緣體-金屬結構CMIM_2之電容及/或本質電 阻成正比的第二電壓降△V2。第一金屬-絕緣體-金屬結構CMIM_1的第一電壓降△V1導致位在第一金屬-絕緣體-金屬結構CMIM_1與第二金屬-絕緣體-金屬結構CMIM_2之間的中間電壓節點Vint具有在第一電位V1與第二電位V2之間數值的中間電壓。
在一些實施例中，第一和第二金屬-絕緣體-金屬結構CMIM_1和CMIM_2可具有大致相同的電容及/或本質電阻數值。在此實施例中，藉由第一和第二金屬-絕緣體-金屬結構CMIM_1和CMIM_2消耗的電壓是相等的。舉例來說，第一電位具有約等於1.2V的值V1，第一電壓降△V1會約等於0.6伏特且第二電壓降△V2會約等於0.6伏特，導致在中間電壓節點Vint的電位約為0.6伏特。
由於在第一電位V1與第二電位V2之間的電位差異分攤於第一和第二金屬-絕緣體-金屬結構CMIM_1和CMIM_2之間，可使每一個電壓降△V1和△V2小於金屬-絕緣體-金屬結構CMIM_1和CMIM_2的可靠度電壓極限(例如：時間相依介電崩潰電壓等等)，因此金屬-絕緣體-金屬結構可用作去耦合電容器。
第3圖顯示依據本揭示的一些其他實施例之包括具有複數個金屬-絕緣體-金屬電容器之分壓器的積體晶片300。
積體晶片300包括介電結構301，介電結構301包括複數個介電層302a-302c互相堆疊。在各種實施例中，這些介電層302a-302c可包括低介電常數介電材料、超低介電常數介電材料、極低介電常數介電材料及/或氧化物。第一金屬-絕緣體-金屬電容器306a與第二金屬-絕緣體-金屬電容器306b佈置於介電結構301中，第一金屬-絕緣體-金屬電容器306a與第二金 屬-絕緣體-金屬電容器306b分別包括下方電極308和透過電容器介電層310隔開的上方電極312。
在各種實施例中，下方電極308與上方電極312舉例來說可包括鉑(Pt)、鋁-銅(AlCu)、氮化鈦(TiN)、金(Au)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)及/或銅(Cu)。在各種實施例中，電容器介電層310舉例來說可包括氧化鎳(NiO)、氧化鈦(TiO)、氧化鉿(HfO)、氧化鋯(ZrO)、氧化鋅(ZnO)、氧化鎢(WO3)、氧化鋁(Al2O3)、氧化鉭(TaO)、氧化鉬(MoO)及/或氧化銅(CuO)。
第一與第二金屬-絕緣體-金屬電容器306a和306b在供應電壓VDD與接地電壓VGND(即零伏特)之間透過連續地延伸於第一金屬-絕緣體-金屬電容器306a與第二金屬-絕緣體-金屬電容器306b之間的單一金屬層的方式串聯。舉例來說，在一些實施例中，第一金屬-絕緣體-金屬電容器306a具有上方電極312連接至接觸電源軌(power rail)(即電源供應線)的第一上方金屬內連線結構314a，電源軌保持在供應電位VDD，且具有下方電極308連接至下方金屬內連線結構304。下方金屬內連線結構304連續地延伸至第二金屬-絕緣體-金屬電容器306b的下方電極308，第二金屬-絕緣體-金屬電容器306b具有上方電極312連接至保持在接地電壓VGND的第二上方金屬內連線結構314b。
雖然積體晶片300顯示第一與第二金屬-絕緣體-金屬電容器306a和306b的下方電極308透過連續地延伸在電極之間的下方金屬內連線結構連接，可以理解的是在其他實施例中，第一與第二金屬-絕緣體-金屬電容器306a和306b的上方電 極312可透過連續地延伸在電極之間的上方金屬內連線結構連接。
在一些實施例中，第一與第二金屬-絕緣體-金屬電容器306a和306b可為杯狀電容器。杯狀電容器包括具有U型且有著空腔的下方電極308。電容器介電層310佈置於下方電極308中且從下方電極308的空腔中延伸至覆蓋在下方電極308上方的位置。上方電極312佈置於電容器介電層310上且從下方電極308的空腔中延伸至覆蓋在電容器介電層310上方的位置。在一些其他實施例中，第一與第二金屬-絕緣體-金屬電容器306a和306b可具有其他的結構(例如：平面電容器結構、棒狀電容器結構等等)。
第4圖顯示依據本揭示的一些其他實施例之包括具有複數個金屬-絕緣體-金屬電容器之分壓器的積體晶片400。
積體晶片400包括第一金屬-絕緣體-金屬電容器404a、第二金屬-絕緣體-金屬電容器404b與第三金屬-絕緣體-金屬電容器404c串聯佈置於供應電壓VDD與接地電壓VGND之間。第一金屬-絕緣體-金屬電容器404a具有連接至保持在供應電壓VDD之第一上方金屬內連線結構412a的上方電極410與連接至第一下方金屬內連線結構402a的下方電極406。第一下方金屬內連線結構402a連續地延伸於第一金屬-絕緣體-金屬電容器404a的下方電極406與第二金屬-絕緣體-金屬電容器404b的下方電極406之間。第二金屬-絕緣體-金屬電容器404b具有連接至第二上方金屬內連線結構412b的上方電極410，第二上方金屬內連線結構412b連續地延伸至第三金屬-絕緣體-金屬電容器 404c的上方電極410。第三金屬-絕緣體-金屬電容器404c具有連接至保持在接地電壓VGND之第二下方金屬內連線結構402b的下方電極406。
這些金屬-絕緣體-金屬電容器404a-404c的每一個造成電壓降產生，電壓降與金屬-絕緣體-金屬電容器的電容及/或電阻成正比，導致複數個中間電壓，這些中間電壓具有在供應電壓VDD與接地電壓VGND之間的不同值，且位於第一金屬-絕緣體-金屬電容器404a、第二金屬-絕緣體-金屬電容器404b與第三金屬-絕緣體-金屬電容器404c之間的中間電壓節點Vint1-Vint2。舉例來說，第一下方金屬內連線結構402a在第一中間電壓節點Vint1具有第一中間電位(由於第一金屬-絕緣體-金屬電容器404a造成的電壓降)，且第二上方金屬內連線結構412b在第二中間電壓節點Vint2具有第二中間電位(由於第二金屬-絕緣體-金屬電容器404b造成的電壓降)。
在一些實施例中，這些金屬-絕緣體-金屬電容器404a-404c可具有大致相同的數值。在此實施例中，透過這些金屬-絕緣體-金屬電容器404a-404c消耗的電壓是相等的。舉例來說，以第一電位具有V1=1.2伏特來說，第一金屬-絕緣體-金屬電容器404a的第一電壓降將約為0.4伏特，第二金屬-絕緣體-金屬電容器404b的第二電壓降將約為0.4伏特，且第三金屬-絕緣體-金屬電容器404c的第三電壓降將約為0.4伏特。此電壓降導致在第一中間電壓節點Vint1的第一中間電壓約為0.8伏特，且在第二中間電壓節點Vint2的第二中間電壓約為0.4伏特。
在一些實施例中，這些金屬-絕緣體-金屬電容器 404a-404c可包括棒狀電容器，其包括矩形形狀的下方電極406。具有透過垂直區段(segment)連接的複數個橫向區段的電容器介電層408接觸下方電極406的側壁。將上方電極410佈置在電容器介電層408之橫向區段的上表面與側壁上。在一些其他實施例中，這些金屬-絕緣體-金屬電容器404a-404c可具有其他的結構(例如：平面電容器結構、杯狀電容器結構等等)。
第5圖顯示依據本揭示的一些其他實施例之包括具有複數個金屬-絕緣體-金屬電容器之分壓器的積體晶片500。
積體晶片500包括第一金屬-絕緣體-金屬電容器504a、第二金屬-絕緣體-金屬電容器504b與第三金屬-絕緣體-金屬電容器504c串聯佈置於供應電壓VDD與接地電壓VGND之間。第一金屬-絕緣體-金屬電容器504a具有連接至保持在供應電壓VDD之第一上方金屬內連線結構512a的上方電極510與連接至第一下方金屬內連線結構502a的下方電極506。第一下方金屬內連線結構502a透過與第一金屬-絕緣體-金屬電容器504a橫向隔開的第一導孔結構514a的方式連接至接觸第二金屬-絕緣體-金屬電容器504b之上方電極510的第二上方金屬內連線結構512b。第二金屬-絕緣體-金屬電容器504b具有連接至第二下方金屬內連線結構502b的下方電極506。第二金屬-絕緣體-金屬電容器504b透過與第二金屬-絕緣體-金屬電容器504b橫向隔開的第二導孔結構514b的方式連接至接觸第三金屬-絕緣體-金屬電容器504c之上方電極510的第三上方金屬內連線結構512c。第三金屬-絕緣體-金屬電容器504c具有連接至保持在接地電壓VGND之第三下方金屬內連線結構502c的下方電極506。
第一下方金屬內連線結構502a在第一中間電壓節點Vint1具有第一中間電位(由於第一金屬-絕緣體-金屬電容器504a造成的電壓降)，且第二下方金屬內連線結構502b在第二中間電壓節點Vint2具有第二中間電位(由於第二金屬-絕緣體-金屬電容器504b造成的電壓降)。
在一些實施例中，複數個金屬-絕緣體-金屬電容器504a-504c可包括雙鑲嵌(dual damascene)電容器，其包括U型電容器介電層508鑲嵌在U型的下方電極506中，且矩形的上方電極510鑲嵌於U型的電容器介電層508中。在一些其他實施例中，這些金屬-絕緣體-金屬電容器504a-504c可具有其他的結構(例如：平面電容器結構、棒狀電容器結構等等)。
第6圖顯示依據本揭示的一些其他實施例之包括具有複數個金屬-絕緣體-金屬電容器之分壓器的積體晶片600。
積體晶片600包括第一金屬-絕緣體-金屬電容器604a、第二金屬-絕緣體-金屬電容器604b與第三金屬-絕緣體-金屬電容器604c串聯佈置於供應電壓VDD與接地電壓VGND之間。第一金屬-絕緣體-金屬電容器604a具有連接至保持在供應電壓VDD之第一上方金屬內連線結構612a的上方電極610與連接至第一下方金屬內連線結構602a的下方電極606。第一下方金屬內連線結構602a連續地延伸於第一金屬-絕緣體-金屬電容器604a的下方電極606與第二金屬-絕緣體-金屬電容器604b的下方電極606之間。第二金屬-絕緣體-金屬電容器604b具有連接至第二上方金屬內連線結構612b的上方電極610，第二上方金屬內連線結構612b透過與第二金屬-絕緣體-金屬電容器604b橫 向隔開的導孔結構614的方式連接至接觸第三金屬-絕緣體-金屬電容器604c之下方電極606的第二下方金屬內連線結構602b。第三金屬-絕緣體-金屬電容器604c具有連接至保持在接地電壓VGND之第三上方金屬內連線結構612c的上方電極610。
第一下方金屬內連線結構602a在第一中間電壓節點Vint1具有第一中間電位(由於第一金屬-絕緣體-金屬電容器604a造成的電壓降)，且第二上方金屬內連線結構612b在第二中間電壓節點Vint2具有第二中間電位(由於第二金屬-絕緣體-金屬電容器604b造成的電壓降)。
在一些實施例中，可將金屬連接層616佈置於上方電極610與第一上方金屬內連線結構612a之間來解決第一金屬-絕緣體-金屬電容器604a與橫向之相鄰導通孔層(via layer)(例如：在積體晶片的嵌入式記憶體區或位於另一區域上之邏輯區中的導通孔層)之間的高度差。金屬連接層616可包括與第一上方金屬內連線結構612a相同的材料(例如：銅)。
在一些實施例中，金屬-絕緣體-金屬電容器604a-604c可包括平面電容器，其包括大致平面(即平坦)的下方電極606、大致平面的電容器介電層608與大致平面的上方電極610。在一些其他實施例中，金屬-絕緣體-金屬電容器604a-604c可具有其他的結構(例如：雙鑲嵌的電容器結構、杯狀電容器結構等等)。
雖然第3-6圖顯示具有兩個或三個串聯之金屬-絕緣體-金屬電容器的積體電路，但是本揭示不限於此。更確切地說，本揭示的分壓器可包括任何數目的金屬-絕緣體-金屬電 容器。舉例來說，在一些實施例中，本揭示的分壓器可包括串聯之n個金屬-絕緣體-金屬電容器。在一些實施例中，其中這些n個金屬-絕緣體-金屬電容器具有大致相等的電容值，所產生的分壓器會將輸入信號VDD分成n-1個具有電壓值等於VDD-m/n*VDD的中間輸出電壓，其中m為位於中間輸出節點與輸入信號VDD之間的去耦合電容器的數目。
第7圖顯示依據本揭示的一些實施例之包括具有複數個金屬-絕緣體-金屬去耦合電容器之分壓器的積體晶片700。
積體晶片700包括去耦合區701a、嵌入式記憶體區701b與邏輯區701c。複數個獨立的介電層702a-702e互相堆疊於基底102上方。這些獨立的介電層702a-702e可包括一個或多個相同的介電材料或一個或多個不同的介電材料。
去耦合區701a包括分壓器703。分壓器703包括具有透過電容器介電層710將下方電極708與上方電極712隔開的複數個金屬-絕緣體-金屬電容器706a-706b。這些金屬-絕緣體-金屬電容器706a-706b透過包括下方金屬線層704c及/或上方金屬線層704d及/或導通孔層714c之導電路徑串聯於供應電壓VDD與接地電壓VGND之間。在一些實施例中，供應電壓VDD可透過配置來提供供應電壓至積體晶片的其他區域(例如：供應至嵌入式記憶體區701b與邏輯區701c)的電源軌提供。
下方金屬線層704c可透過一個或多個介電層702a-702d的方式與下方的基底102垂直隔開。在各種實施例中，一個或多個介電層702a-702d可包括低介電常數介電層、 超低介電常數介電層、極低介電常數介電層及/或氧化物層。在一些實施例中，下方金屬線層704c可與一個或多個下方的電晶體元件705垂直隔開。在一些實施例中，下方金屬線層704c及/或上方金屬線層704d可包括銅金屬線。
中間電壓節點Vint位於延伸在這些金屬-絕緣體-金屬電容器706a-706b之間的導電路徑。中間電壓節點Vint具有介於供應電壓VDD與接地電壓VGND之間的電位。中間電壓節點Vint提供電壓降於這些金屬-絕緣體-金屬電容器706a-706b上，電壓降小於這些金屬-絕緣體-金屬電容器706a-706b的可靠度電壓極限(例如：時間相依介電崩潰電壓等等)，使得這些金屬-絕緣體-金屬電容器706a-706b可用作配置來維持介於供應電壓VDD與接地電壓VGND之間之固定電壓的去耦合電容器，因此降低提供供應電壓VDD至積體晶片700的其他區域之電源軌上的切換雜訊。
在各種實施例中，這些金屬-絕緣體-金屬電容器706a-706b可位於後端製程之金屬堆疊的任何位置。舉例來說，在各種實施例中，這些金屬-絕緣體-金屬電容器706a-706b可位於後端製程之金屬堆疊中的第一金屬線層(未顯示)與後端製程之金屬堆疊中的第二金屬線層(未顯示)之間的介電層702c中、後端製程之金屬堆疊中的第二金屬線層(未顯示)與後端製程之金屬堆疊中的第三金屬線層(未顯示)之間的介電層702d中、後端製程之金屬堆疊中的第三金屬線層(未顯示)與後端製程之金屬堆疊中的第四金屬線層(未顯示)之間的介電層702e中等等。
嵌入式記憶體區701b與去耦合區701a橫向地偏移且包括複數個電阻式隨機存取記憶體(resistive random access memory，RRAM)之記憶胞706c-706d。這些電阻式隨機存取記憶體之記憶胞706c-706d包括透過電容器介電層710與上方電極712垂直隔開的下方電極708。上方電極712連接至位元線BL(例如佈置於上方金屬內連線層中)，其耦接至例如行/列解碼器或感測放大器的控制電路。下方電極708連接至下方金屬線層704c，下方金屬線層704c透過一個或多個金屬層(例如：導電接點718、第一金屬線層704a、第一金屬導通孔層714a、第二金屬線層704b與第二金屬導通孔層714b)的方式進一步連接至下方電晶體元件716的第一源極/汲極區717a。電晶體元件716的第二源極/汲極區717b透過一個或多個其他金屬層的方式連接至源極線SL。用於尋址(addressing)這些電阻式隨機存取記憶體之記憶胞706c-706d的字元線WL耦接至電晶體元件716的閘極電極716g。
這些電阻式隨機存取記憶體之記憶胞706c-706d的下方電極708與上方電極712和這些金屬-絕緣體-金屬電容器706a-706b的下方電極708與上方電極712可為相同的材料。相似地，這些電阻式隨機存取記憶體之記憶胞706c-706d的電容器介電層710與這些金屬-絕緣體-金屬電容器706a-706b的電容器介電層710可為相同的材料。在一些實施例中，這些金屬-絕緣體-金屬電容器706a-706b與這些電阻式隨機存取記憶體之記憶胞706c-706d可位於相同的介電層中(即在後端製程(BEOL)之金屬堆疊中位於大致相同的垂直位置)。在一些其他實施例 中，這些金屬-絕緣體-金屬電容器706a-706b與這些電阻式隨機存取記憶體之記憶胞706c-706d可位於不同的介電層中(即在後端製程(BEOL)之金屬堆疊中位於不同的垂直位置)。
在一些實施例中，這些金屬-絕緣體-金屬電容器706a-706b與這些電阻式隨機存取記憶體之記憶胞706c-706d具有相同的結構(即相同尺寸、相同形狀、相同層)。舉例來說，在一些實施例中，蓋層(未顯示)可位於這些金屬-絕緣體-金屬電容器706a-706b與這些電阻式隨機存取記憶體之記憶胞706c-706d的電容器介電層710與上方電極712之間。蓋層被配置來儲存氧氣，其可促進電容器介電層710中的電阻變化。在一些實施例中，蓋層可包括金屬或氧濃度相對低的金屬氧化物(例如：鈦(Ti)、鉿(Hf)、鉑(Pt)及/或鋁(Al)、氧化鈦(TiOX)、氧化鉿(HfOX)、氧化鋯(ZrOX)、氧化鍺(GeOX)或氧化銫(CeOX))。在其他實施例中，硬遮罩層可佈置於這些金屬-絕緣體-金屬電容器706a-706b與這些電阻式隨機存取記憶體之記憶胞706c-706d的上方電極712上方。
邏輯區701c包括與去耦合區701a和嵌入式記憶體區701b橫向地偏移的複數個金屬層。這些金屬層包括導電接點718、金屬線層704和金屬導通孔層714垂直交錯於介電層702a-702e中。舉例來說，第一介電層702a可包括鎢製成的導電接點718，第二介電層702b可包括銅製成的金屬線層704a，第三介電層702c可包括銅製成的金屬導通孔層714a等等。在一些實施例中，位於邏輯區701c中的金屬導通孔層(例如：714c)在後端製程之金屬堆疊中可位於與在嵌入式記憶體區701b中的這 些電阻式隨機存取記憶體之記憶胞706c-706d和在去耦合區701a中的這些金屬-絕緣體-金屬電容器706a-706b相同的垂直位置(即垂直對齊)。舉例來說，金屬導通孔層714c、電阻式隨機存取記憶體之記憶胞706c-706d與金屬-絕緣體-金屬電容器706a-706b可具有沿著水平面佈置之較低的表面。
第8-13圖顯示依據本揭示的一些實施例之形成包括具有複數個金屬-絕緣體-金屬電容器之分壓器的積體晶片的方法的各階段剖面示意圖800-1300。
如第8圖的剖面示意圖800所示，提供基底102。在各種實施例中，基底102可包括任何類型的半導體主體(例如：矽/互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)塊體、SiGe、絕緣體上的半導體(semiconductor-on-insulator，SOI)等等)，例如半導體晶圓或晶圓上的一個或多個晶粒，或者任何其他類型的半導體及/或形成於其上的磊晶層及/或其他與之相關的結構。基底102包括去耦合區701a與嵌入式記憶體區701b。在一些實施例中，嵌入式記憶體區701b及/或去耦合區701a可包括位於基底102中的電晶體元件716。
複數個介電層702a、702b與802形成於後端製程之金屬堆疊801中且在基底102上方。這些介電層702a、702b與802可包括低介電常數介電材料、超低介電常數介電材料、極低介電常數介電材料及/或氧化物。在一些實施例中，這些介電層702a、702b與802可透過沉積製程(例如：化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)等等)的方式形成。在一些實施例中，一個或多個金屬層可形成於嵌入式記憶體區701b中之介電層702a和702b中，而不形成於去耦合區701a中。
如第9圖的剖面示意圖900所示，可將介電層702c選擇性地暴露於蝕刻劑902(例如：CF4、CHF3、C4F8、HF等等)，其被配置來選擇性地蝕刻介電層702c以形成複數個導通孔洞904與複數個金屬溝槽906。
如第10圖的剖面示意圖1000所示，導通孔層714a與下方第一金屬線層704a包括一個或多個下方金屬內連線結構透過分別沉積導電材料(例如：銅及/或鋁)在這些導通孔洞904與這些金屬溝槽906中形成。在一些實施例中，沉積製程可用來形成在這些導通孔洞中的晶種層，接著後續的鍍膜製程(例如：電鍍製程、無電電鍍製程)形成金屬材料至填滿這些導通孔洞與金屬溝槽的厚度。在一些實施例中，可使用化學機械研磨(chemical mechanical polishing，CMP)製程來移除超出介電層702c頂表面的金屬材料。雖然剖面示意圖900-1000顯示下方第二金屬線層704b與導通孔層714a透過雙鑲嵌製程形成，可以理解的是，在一些其他實施例中，可使用單一鑲嵌製程形成這些層。
如第11圖的剖面示意圖1100所示，複數個金屬-絕緣體-金屬電容器706a-706b與電阻式隨機存取記憶體之記憶胞706c形成於下方第二金屬線層704b上方。這些金屬-絕緣體-金屬電容器706a-706b與電阻式隨機存取記憶體之記憶胞706c分 別包括透過電容器介電層710與上方電極712隔開的下方電極708。
這些金屬-絕緣體-金屬電容器706a-706b與電阻式隨機存取記憶體之記憶胞706c可使用相同的製程形成。此相同的製程使用相同的遮罩組與相同材料形成這些金屬-絕緣體-金屬電容器706a-706b與電阻式隨機存取記憶體之記憶胞706c的下方電極708、上方電極712與電容器介電層710。舉例來說，在一些實施例中，這些金屬-絕緣體-金屬電容器706a-706b與電阻式隨機存取記憶體之記憶胞706c可透過在下方第二金屬線層704b上方沉積底部電極層、在底部電極層上方沉積電容介電層以及在電容介電層上方沉積上方電極形成。接著，遮罩層選擇性地形成於上方電極層上方，且依據硬遮罩層選擇性地蝕刻上方電極層與電容介電層，以形成這些金屬-絕緣體-金屬電容器706a-706b與電阻式隨機存取記憶體之記憶胞706c的上方電極712與電容器介電層710。下方電極層可接著依據上方電極712蝕刻來形成這些金屬-絕緣體-金屬電容器706a-706b與電阻式隨機存取記憶體之記憶胞706c的下方電極708。
在一些實施例中，下方電極708與上方電極712可包括導電材料例如氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)或銅(Cu)。在一些實施例中，介電層可包括高介電常數介電材料，例如氧化鉿(HfOX)、氧化鋯(ZrOX)、氧化鋁(AlOX)、氧化鎳(NiOX)、氧化鉭(TaOX)或氧化鈦(TiOX)。
如第12圖的剖面示意圖1200所示，介電層702d形成於這些金屬-絕緣體-金屬電容器706a-706b與電阻式隨機存 取記憶體之記憶胞706c上方。介電層702d可透過沉積製程(例如：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等等)的方式形成。
如第13圖的剖面示意圖1300所示，導通孔層714b與上方金屬線層704c包括一個或多個形成於上方介電層702d中的上方金屬內連線結構。導通孔層714b垂直延伸於上方金屬線層704c與下方第二金屬線層704b之間。一個或多個上方金屬線層704c、下方第二金屬線層704b與導通孔層714b在沒有串聯連接電阻式隨機存取記憶體之記憶胞706c的情況下串聯連接這些金屬-絕緣體-金屬電容器706a-706b。
在一些實施例中，導通孔層714b與上方金屬線層704c可使用雙鑲嵌製程形成，其將介電層702d選擇性地暴露於配置來形成複數個導通孔洞與在這些導通孔洞上方之複數個金屬溝槽的蝕刻劑(例如：CF4、CHF3、C4F8、HF等等)，金屬材料(例如：銅、鋁等等)接著形成於這些導通孔洞與金屬溝槽中。
第14圖顯示依據本揭示的一些其他實施例之形成包括具有複數個金屬-絕緣體-金屬電容器之分壓器的積體晶片的方法1400。
雖然此處描述方法1400為一系列的步驟或事項，可以理解的是，這些顯示的步驟或事項的順序不限於此。舉例來說，一些步驟可能以不同的順序發生及/或與其他此處並未顯示及/或描述的其他步驟或事項同時發生。此外，並非所有顯示的步驟必須實施於此處描述的一個或多個實施例上。再者，此處描述的一個或多個步驟可透過一個或多個獨立步驟及 /或階段實施。雖然方法1400係描述與第8-13圖有關，可以理解的是方法1400不限於這些結構，而可視為獨立於這些結構的方法。
在步驟1402，在基底上形成下方層間介電(ILD)層。第8圖顯示依據步驟1402之一些實施例的剖面示意圖800。
在步驟1404，在設置於下方層間介電層中之下方金屬層中形成一個或多個下方金屬內連線結構。第9-10圖顯示依據步驟1404之一些實施例的剖面示意圖900-1000。
在步驟1406，在去耦合區中的一個或多個下方金屬內連線結構上方形成複數個金屬-絕緣體-金屬(MIM)結構。第11圖顯示依據步驟1406之一些實施例的剖面示意圖1100。
在步驟1408，在一些實施例中，可同時在相鄰於去耦合區的嵌入式記憶體區形成複數個電阻式隨機存取記憶體之記憶胞。第11圖也顯示依據步驟1408之一些實施例的剖面示意圖1100。
在步驟1410，在這些金屬-絕緣體-金屬結構上方形成上方層間介電層。第12圖顯示依據步驟1410之一些實施例的剖面示意圖1200。
在步驟1412，在這些金屬-絕緣體-金屬結構上方的上方層間介電層中形成一個或多個上方金屬內連線結構。將一個或多個上方金屬內連線結構及/或一個或多個下方金屬內連線結構佈置於導電路徑中以串聯的形式來電性耦接這些金屬-絕緣體-金屬結構。在一些實施例中，可在上方層間介電層中形成導通孔層，導通孔層的位置在垂直介於一個或多個上方金 屬內連線結構與一個或多個下方金屬內連線結構之間之導電路徑中。第13圖顯示依據步驟1412之一些實施例的剖面示意圖1300。
因此，本揭示係有關於形成積體晶片的方法及相關結構，積體電路具有在第一電位與第二電位之間以串聯方式連結的複數個金屬-絕緣體-金屬去耦合電容器，來防止對金屬-絕緣體-金屬去耦合電容器的損害。
在一些實施例中，本揭示係有關於積體晶片的製造方法。此方法包括在基底上方之介電層中形成一個或多個下方金屬內連線結構。此方法更包括在此一個或多個下方金屬內連線結構上方形成複數個金屬-絕緣體-金屬(MIM)結構。此方法更包括在這些金屬-絕緣體-金屬結構上方形成一個或多個上方金屬內連線結構，其中此一個或多個下方金屬內連線結構或此一個或多個上方金屬內連線結構以串聯的方式電性耦接這些金屬-絕緣體-金屬結構。
在其他實施例中，本揭示係有關於積體晶片的製造方法。此方法包括在半導體基底上方之下方層間介電(ILD)層中形成一個或多個下方金屬內連線結構。此方法更包括在半導體基底的第一區上方之下方金屬內連線結構的上方形成複數個金屬-絕緣體-金屬(MIM)電容器，且在半導體基底的第二區上方形成複數個電阻式隨機存取記憶體之記憶胞。此方法更包括在這些金屬-絕緣體-金屬電容器與這些電阻式隨機存取記憶體之記憶胞上方形成上方層間介電層。此方法更包括在上方層間介電層中形成一個或多個上方金屬內連線結構，其中此一 個或多個下方金屬內連線結構或此一個或多個上方金屬內連線結構被包括在以串聯的方式電性耦接這些金屬-絕緣體-金屬電容器的導電路徑中。
在另外一些實施例中，本揭示係有關於積體晶片。此積體晶片包括基底與具有一個或多個下方金屬內連線結構佈置於基底上方之下方層間介電層中的下方金屬內連線層。積體晶片更包括複數個金屬-絕緣體-金屬(MIM)結構佈置於下方金屬內連線層上方。積體晶片更包括上方金屬內連線層，其具有一個或多個上方金屬內連線結構佈置於這些金屬-絕緣體-金屬結構上方之上方層間介電層中，其中此一個或多個下方金屬內連線結構或此一個或多個上方金屬內連線結構被包括在以串聯的方式電性耦接這些金屬-絕緣體-金屬結構的導電路徑中。
前述內文概述了許多實施例的特徵部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100‧‧‧積體晶片
101‧‧‧分壓器
102‧‧‧基底
104‧‧‧層間介電層
104a‧‧‧下方層間介電層
104b‧‧‧上方層間介電層
106‧‧‧下方金屬內連線層
106a‧‧‧第一下方金屬內連線層
106b‧‧‧第二下方金屬內連線層
108a、108b‧‧‧金屬-絕緣體-金屬結構
110‧‧‧下方電極
112‧‧‧電容器介電層
114‧‧‧上方電極
116‧‧‧上方金屬內連線層
116a‧‧‧第一上方金屬內連線層
116b‧‧‧第二上方金屬內連線層
118‧‧‧導孔結構
V1‧‧‧第一電位
V2‧‧‧第二電位
Vint‧‧‧中間電壓節點

Claims (12)

  1. 一種積體晶片的製造方法，包括：在一基底上方之一介電層中形成一個或多個下方金屬內連線結構；在該或該些下方金屬內連線結構上方形成複數個金屬-絕緣體-金屬結構；以及在該些金屬-絕緣體-金屬結構上方形成一個或多個上方金屬內連線結構，其中該或該些下方金屬內連線結構或該或該些上方金屬內連線結構以串聯的方式電性耦接該些金屬-絕緣體-金屬結構。
  2. 如申請專利範圍第1項所述之積體晶片的製造方法，其中該或該些下方金屬內連線結構包括沿著平行於該基底之一上表面的一橫向方向延伸的一金屬線層，且其中該些金屬-絕緣體-金屬結構的至少一個具有與該或該些下方金屬內連線結構直接接觸的一電極。
  3. 如申請專利範圍第1項所述之積體晶片的製造方法，更包括在形成該些金屬-絕緣體-金屬結構時，同時形成複數個電阻式隨機存取記憶體之記憶胞，其中該些電阻式隨機存取記憶體之記憶胞形成於與包括該些金屬-絕緣體-金屬結構之一去耦合區橫向隔開的一嵌入式記憶體區中。
  4. 如申請專利範圍第3項所述之積體晶片的製造方法，其中該些金屬-絕緣體-金屬結構分別包括透過一電容器介電層與一上方電極隔開的一下方電極，且其中該些電阻式隨機存取記憶體之記憶胞分別包括透過一第二電容器介電層與 一第二上方電極隔開的一第二下方電極，且其中該下方電極與該第二下方電極的材料相同，該上方電極與該第二上方電極的材料相同，且該電容器介電層與該第二電容器介電層的材料相同。
  5. 如申請專利範圍第4項所述之積體晶片的製造方法，其中該下方電極與該上方電極包括鉑(Pt)、鋁-銅(AlCu)、氮化鈦(TiN)、金(Au)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)或銅(Cu)，且其中該電容器介電層包括氧化鎳(NiO)、氧化鈦(TiO)、氧化鉿(HfO)、氧化鋯(ZrO)、氧化鋅(ZnO)、氧化鎢(WO3)、氧化鋁(Al2O3)、氧化鉭(TaO)、氧化鉬(MoO)或氧化銅(CuO)。
  6. 如申請專利範圍第1項所述之積體晶片的製造方法，其中該或該些下方金屬內連線結構包括延伸於該些金屬-絕緣體-金屬結構中的第一個的一下方電極與該些金屬-絕緣體-金屬結構中的第二個的一下方電極之間的一第一下方金屬內連線結構。
  7. 一種積體晶片的製造方法，包括：在一半導體基底上方之一下方層間介電層中形成一個或多個下方金屬內連線結構；在該半導體基底的一第一區上方之該或該些下方金屬內連線結構的上方形成複數個金屬-絕緣體-金屬電容器，且在該半導體基底的一第二區上方形成複數個電阻式隨機存取記憶體之記憶胞；在該些金屬-絕緣體-金屬電容器與該些電阻式隨機存取記 憶體之記憶胞上方形成一上方層間介電層；以及在該上方層間介電層中形成一個或多個上方金屬內連線結構，其中該或該些下方金屬內連線結構或該或該些上方金屬內連線結構被包括在以串聯的方式電性耦接該些金屬-絕緣體-金屬結構的一導電路徑中。
  8. 如申請專利範圍第7項所述之積體晶片的製造方法，其中該些金屬-絕緣體-金屬電容器與該些電阻式隨機存取記憶體之記憶胞具有沿著一水平面佈置的一下表面。
  9. 一種積體晶片，包括：一基底；一下方金屬內連線層，具有一個或多個下方金屬內連線結構佈置於該基底上方之一下方層間介電層中；複數個金屬-絕緣體-金屬結構，佈置於該下方金屬內連線層上方；以及一上方金屬內連線層，具有一個或多個上方金屬內連線結構佈置於該些金屬-絕緣體-金屬結構上方之一上方層間介電層中，其中該或該些下方金屬內連線結構或該或該些上方金屬內連線結構被包括在以串聯的方式電性耦接該些金屬-絕緣體-金屬結構的一導電路徑中。
  10. 如申請專利範圍第9項所述之積體晶片，其中該或該些下方金屬內連線結構包括沿著平行於該基底之一上表面的一橫向方向延伸的一金屬線層，且一個或多個介電層垂直佈置於該金屬線層與該基底之間，其中該或該些介電層包括其他的金屬線層。
  11. 如申請專利範圍第9項所述之積體晶片，其中該些金屬-絕緣體-金屬結構的至少一個包括：一上方電極；以及一金屬連接層，佈置於該上方電極與該或該些上方金屬內連線結構之間，其中該金屬連接層包括與該或該些上方金屬內連線結構相同的材料。
  12. 如申請專利範圍第9項所述之積體晶片，更包括複數個電阻式隨機存取記憶體之記憶胞與該些金屬-絕緣體-金屬結構對齊，且該些電阻式隨機存取記憶體之記憶胞佈置於與包括該些金屬-絕緣體-金屬結構之一去耦合區橫向隔開的一嵌入式記憶體區中。
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