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TW201310559A - 半導體元件堆疊結構測試方法 - Google Patents

半導體元件堆疊結構測試方法 Download PDF

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TW201310559A
TW201310559A TW100130478A TW100130478A TW201310559A TW 201310559 A TW201310559 A TW 201310559A TW 100130478 A TW100130478 A TW 100130478A TW 100130478 A TW100130478 A TW 100130478A TW 201310559 A TW201310559 A TW 201310559A
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An-Hong Liu
Hsiang-Ming Huang
Yi-Chang Lee
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Chipmos Technologies Inc
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Abstract

本發明提供一種半導體元件堆疊結構測試方法。此方法包含之步驟有：提供有多個測試接點的測試底板與探針卡、提供設置於測試底板上的基板及和多個半導體元件、自前述多個半導體元件中取出一個半導體元件，固接於基板上，使其與基板電性連接，接著繼續取出另一個半導體元件，固接於前一個半導體元件之上，並使後取出的半導體元件的與前一個半導體元件電性連接、再將探針卡接觸後取出的半導體元件進行電性測試，重複堆疊固接半導體元件及電性測試的步驟，直至所有半導體元件全部測試完畢，藉此可確保半導體元件間之電性連接的穩定性。

Description

半導體元件堆疊結構測試方法
本發明係有關於一種半導體元件堆疊結構測試方法，尤其是指一種用於矽穿孔(TSV)式半導體元件堆疊結構的測試方法。
現代科技產品中半導體元件的應用相當廣泛，尤其是通訊、電腦、網路相關等電子設備中，半導體元件(例如：晶片或晶圓)的存在是不可或缺的，而隨著市場對這些電子產品的需求日益增加，如何快速、有效率的改良半導體元件生產製程並提供足夠供應市場需求的晶片是半導體廠商努力的目標。在半導體元件生產製程中，為了確保所生產的半導體元件能正常使用，並進一步淘汰有問題的不良半導體元件，所以會在製程中對半導體元件進行檢測的動作，以確保半導體元件的良率。
而現在一般半導體元件堆疊結構的生產製程中，半導體元件在進行堆疊加工之前，會先測試各個半導體元件，確認所測試半導體元件的功能無誤後，再加以堆疊加工，待所有半導體元件堆疊完畢後，再針對最終的堆疊結構進行測試，此檢測方法雖能確保半導體元件在堆疊前狀態無虞，然而由於現在半導體元件體積日趨縮小，因此半導體元件在堆疊加工的過程中，很可能因堆疊位置有誤或其他種種原因，而造成堆疊後的半導體元件無法正常使用。同時，若是堆疊過程中有一片半導體元件與其他半導體元件在電性連結上有問題，則整個半導體元件堆疊結構功能就會受損，甚至可能完全無法使用，這種情形不但降低最終半導體元件封裝結構的良率，更重要的是，雖然整個半導體元件堆疊結構功能無法正常執行，但僅是其中某一片半導體元件發生電性連接上的問題，而其他半導體元件在功能上還是好的，卻必須將整個產品以低價出售甚至直接報廢，而使得生產成本大幅增加。所以如何有效的確保半導體元件在逐一堆疊後還能正常使用，提升電子產品的的良率以及減少正常半導體元件被歸為廢品的浪費，成為相關業界一直關注的議題。
有鑑於此，如何針對上述習知半導體元件堆疊結構生產製程中測試所存在之缺點進行研發改良，讓使用者能夠更方便使用且製作成本降到最低，實為相關業界所需努力研發之目標。
為了解決上述先前技術不盡理想之處，本發明提供了一種半導體元件堆疊結構測試方法。此種半導體元件堆疊結構測試方法包含下列步驟：
(a)提供測試底板與探針卡，測試底板包含多個測試接點，探針卡包含多個探針，測試底板與探針卡分別連接至測試裝置，以供發送及接收測試訊號。
(b)提供基板，基板設置於測試底板上，且基板包含有多個第一接觸點及第二接觸點，多個第一接觸點與多個第二接觸點相應電性導通，多個第一接觸點與測試底板之多個測試接點電性連接。
(c)提供多個半導體元件，各半導體元件具有多個第一電性接點及多個第二電性接點，且多個第一電性接點與多個第二電性接點為對應電性導通，自多個半導體元件中取出一個半導體元件，將半導體元件固接於基板上，使半導體元件的多個第一電性接點與基板的多個第二接觸點電性連接。
(d)繼續自多個半導體元件中取出另一個半導體元件，固接於前一個半導體元件上，並使後取出的半導體元件的多個第一電性接點與前一個半導體元件之第二電性接點電性連接。
(e)將探針卡的多個探針接觸後取出的半導體元件的多個第二電性接點，藉以對後取出的半導體元件進行電性測試。
(f)重複前兩個步驟，直至多個半導體元件全部測試完畢。
本發明再提供了一種半導體元件堆疊結構測試方法。此種半導體元件堆疊結構測試方法包含下列步驟：
(a)提供測試底板與探針卡，測試底板包含多個測試接點，探針卡包含多個探針，測試底板與探針卡分別連接至測試裝置，以供發送及接收測試訊號。
(b)　提供基板，基板包含有多個第一接觸點及第二接觸點，多個第一接觸點與多個第二接觸點相應電性導通，其中多個第一接觸點用以供探針卡進行探觸。
(c)提供多個半導體元件，各半導體元件具有多個第一電性接點及多個第二電性接點，且多個第一電性接點與多個第二電性接點為對應電性導通，自多個半導體元件中取出一個半導體元件，將半導體元件固接於基板上，使半導體元件之多個第一電性接點與基板之多個第二接觸點電性連接。
(d)繼續自多個半導體元件中取出另一個半導體元件，固接於前一個半導體元件上，並使後取出的半導體元件的多個第一電性接點與前一個半導體元件之第二電性接點電性連接。
(e)將後取出的半導體元件之多個第二電性接點與測試底板之多個測試接點電性連接，並將探針卡的多個探針接觸基板的多個第一接觸點，藉以對後取出的半導體元件進行電性測試。
(f)重複前兩個步驟，直至多個半導體元件全部測試完畢。
因此，本發明之首要目的係提供一種半導體元件堆疊結構測試方法，此種半導體元件堆疊結構測試方法，在每堆疊一片半導體元件後，即可對堆疊的半導體元件進行電性測試，藉由此方法可確保半導體元件在堆疊後能有正常的電性訊號，避免堆疊時半導體元件受損或半導體元件間彼此接觸不良而造成整個半導體元件堆疊結構無法正常傳遞訊號，進一步提昇最終半導體封裝結構的良率，提高生產產能。
本發明次要目的係提供一種半導體元件堆疊結構測試方法，此種半導體元件堆疊結構測試方法，在每堆疊一片半導體元件後，即可對堆疊的半導體元件進行電性測試，藉由此方法可確保半導體元件在堆疊後能有正常的電性訊號，如在堆疊半導體元件的過程中，即發現電性訊號有異，即可立即停止堆疊製程或進行修復或重工更換，如此便可避免將正常的半導體元件繼續堆疊在有問題的半導體元件堆疊結構上，減少正常半導體元件浪費的機會，進而節省生產成本。
本發明之再一目的係提供一種半導體元件堆疊結構測試方法，此種半導體元件堆疊結構測試方法，在每堆疊一片半導體元件後，即可對堆疊的半導體元件進行測試，此測試方法簡單，無需提供複雜之測試信號，有效率的提升並改良半導體元件堆疊結構的製作流程。
由於本發明係揭露一種半導體元件堆疊結構測試方法，其中所利用之半導體元件測試的方式已為相關技術領域具有通常知識者所能明瞭，故以下文中之說明，不再作完整描述。同時，以下文中所對照之圖式，係表達與本發明特徵有關之結構示意，並未亦不需要依據實際尺寸完整繪製，合先敘明。
請參考圖1，為本發明第一實施例的半導體元件堆疊結構測試方法流程圖：
步驟101：提供測試底板1與探針卡4，測試底板1包含多個測試接點11，探針卡4包含多個探針41，測試底板1與探針卡4分別連接至測試裝置5，以供發送及接收測試訊號(如圖2A所示)。測試底板1的多個測試接點11可以依照測試上需求，設計為各自電性獨立，或者為彼此電性導通。測試裝置5可輸出測試訊號至探針卡4或測試底板1，亦可接收由探針卡4或測試底板1傳送回來的測試訊號，以進行電性的判讀和分析。
步驟102：提供基板2，此基板2設置於測試底板1上，且基板2包含有多個第一接觸點21及第二接觸點22，這些第一接觸點21與第二接觸點22相應電性導通，這些多個第一接觸點21與測試底板1的多個測試接點11電性連接(如圖2B所示)。
步驟103：提供多個半導體元件3，各半導體元件3具有多個第一電性接點31及多個第二電性接點32，且多個第一電性接點31與多個第二電性接點32為對應電性導通(如圖2C所示)，自多個半導體元件3中取出一個半導體元件30，固接於基板2上，使半導體元件30的多個第一電性接點31與基板2的多個第二接觸點22電性連接(如圖2D所示)。
步驟104：繼續自多個半導體元件3中取出另一個半導體元件30’，固接於前一個半導體元件30之上，並使後取出的半導體元件30’的多個第一電性接點31與前一個半導體元件30之第二電性接點32電性連接(如圖2E所示)；此時若半導體元件30，與半導體元件30和基板2間連結確實，將形成一測試迴路，以進行相關的電性測試。
步驟105：將探針卡4的多個探針41接觸後取出的半導體元件30’的多個第二電性接點32；藉此，可測試後取出的半導體元件30’與先取出的半導體元件30和基板2之間的電性連接狀況，同時，亦可得知後取出的半導體元件30’所傳輸的電性訊號是否正常。探針卡4係接收自測試裝置5輸出的測試訊號，分別通過探針41、半導體元件30’、半導體元件30、基板2至測試底板1，再將測試訊號回傳至測試裝置5，以判讀電性狀況。
步驟106：重複步驟104及步驟105(如圖2F及圖2G所示)，直至所提供的多個半導體元件3全部測試完畢；在本步驟中，繼續自多個半導體元件3中取出另一個半導體元件30’，固接於前一個半導體元件30’之上，並使後取出的半導體元件30’的多個第一電性接點31與前一個半導體元件30’之第二電性接點32電性連接；將探針卡4的多個探針41接觸後取出的半導體元件30’的多個第二電性接點32，並對後取出的半導體元件30’進行電性測試，直至多個半導體元件3全部測試完畢。
本發明的第一較佳實施例半導體元件堆疊結構測試方法流程中，可進一步在步驟102之後，先將探針卡4的多個探針41接觸基板2的多個第二接觸點22，藉以對基板2進行電性測試。另外，可更進一步在步驟104之前，將探針卡4的多個探針41接觸基板2上的半導體元件30的多個第二電性接點32，藉以對半導體元件30進行電性測試。經由以上重複進行的接合、測試步驟，可確保這些半導體元件之間及半導體元件與基板之間的電性連接正常無誤，避免後續問題的產生，例如電性開路或電性短路(Open/Short)的問題。在逐步測試的過程中，若有任何一個半導體元件因堆疊位置有誤或其他原因損毀時便可立即發現，並將有問題的半導體元件從堆疊結構中移除，再堆疊另一個半導體元件，以降低堆疊時因半導體元件受損或接合缺陷而造成整體堆疊封裝結構無法如期運作的可能性，增加堆疊封裝的良率。
請繼續參考圖3，為本發明第二實施例的半導體元件堆疊結構測試方法流程圖：
步驟201：提供測試底板1與探針卡4，測試底板1包含多個測試接點11，探針卡4包含多個探針41，測試底板1與探針卡4分別連接至測試裝置5，以供發送及接收測試訊號(如圖2A所示)。此測試底板1與第一實施例中相同，故在此不再覆述。
步驟202：提供基板2，基板2包含有多個第一接觸點21及第二接觸點22，多個第一接觸點21與多個第二接觸點22相應電性導通，其中多個第一接觸點21用以供探針卡4進行探觸(如圖4A所示)。
步驟203：提供多個半導體元件3，各半導體元件3具有多個第一電性接點31及多個第二電性接點32，且多個第一電性接點31與多個第二電性接點32為對應電性導通，自多個半導體元件3中取出一個半導體元件30，將半導體元件30固接於基板2上，使半導體元件30之多個第一電性接點31與基板2之多個第二接觸點22電性連接(如圖4A所示)。
步驟204：繼續自多個半導體元件3中取出另一個半導體元件30’，固接於前一個半導體元件30上，並使後取出的半導體元件30’的多個第一電性接點31與前一個半導體元件30之第二電性接點32電性連接(如圖4C所示)。
步驟205：將後取出的半導體元件30’的多個第二電性接點32與測試底板1的多個測試接點11電性連接，並將探針卡4的多個探針41接觸基板2的多個第一接觸點21，藉以對後取出的半導體元件30’進行電性測試；意即，在步驟204完成後，由半導體元件30及30’與基板2所組成的堆疊結構係被翻轉設置於測試底板1上，使後取出的半導體元件30’的第二電性接點32朝向測試底板1並與測試接點11電性接觸，此時，基板2的多個第一接觸點21則朝向探針卡4，使探針卡4的探針41可分別電性接觸第一接觸點21，藉此，可測試後取出的半導體元件30’與先取出的半導體元件30和基板2之間的電性連接狀況，同時，亦可得知後取出的半導體元件30’所傳輸的電性訊號是否正常。探針卡4係接收自測試裝置5輸出的測試訊號，分別通過探針41、基板2、半導體元件30、半導體元件30，至測試底板1，再將測試訊號回傳至測試裝置5，以判讀電性狀況。待後取出的半導體元件30’測試完畢後，再將整個堆疊結構翻轉，以進行接續之半導體元件接合步驟。
步驟206：重複步驟204及步驟205(如圖4C所示)，直至所提供的多個半導體元件3全部測試完畢。
前述本發明的第二較佳實施例的半導體元件堆疊結構測試方法流程中，可進一步在步驟204之前，將半導體元件30之多個第二電性接點32與測試底板1之多個測試接點11電性連接，並將探針卡4的多個探針41接觸基板2的多個第一接觸點21，藉以對半導體元件30進行電性測試(如圖4B所示)。更具體而言，在步驟203完成後，將已固接之半導體元件30與基板2翻轉設置於測試底板1上，使半導體元件30的第二電性接點32朝向測試底板1並與測試接點11電性接觸，而基板2的多個第一接觸點21則朝向探針卡4，使探針卡4的探針41可分別電性接觸第一接觸點21，藉此，可測試半導體元件30和基板2之間的電性連接狀況。
前述之半導體元件3為矽穿孔(TSV,Through-Silicon Via)式半導體元件，於此第二較佳實施例，由於現在技術中矽穿孔式半導體元件的電性接點間距不斷縮小(fine pitch)，而探針卡4的探針41間距受製作技術上的限制，一般探針卡4的探針41可能無法符合此微小間距的需求，所以提出這種反轉測試的方式，配合基板2上的電性接點間距較半導體元件大，因此改以探針卡4探觸基板2上的電性接點，即反轉堆疊結構讓基板2的第一接觸點21朝向探針卡4而與探針41接觸，而半導體元件3的第二電性接點32則與測試底板1的測試接點11接觸，以進行測試流程。
在前述第一及第二較佳實施例中，測試底板1的電位可為零參考電位，且測試底板1之多個測試接點11可為全部導通(例如：接地)或者也可為彼此各自電性獨立，甚至可為部分測試接點11彼此導通，部分測試接點11各自電性獨立等，可由測試方式及目的的不同進行調整。測試底板1的種類可以選自印刷電路板、陶瓷基板、可撓性薄膜、彈簧頂針板(pogo pins)、托座(socket)、半導體晶圓等。再者，探針卡4的種類可以選用懸臂式探針卡、垂直式探針卡、彈簧頂針式探針卡、微機電探針卡等，或者其他達成同樣目的之方式，依照產品的施工及配合裝設需求而改變其構型，不以前述之種類為限。
再者，各半導體元件3之多個第一電性接點31與多個第二電性接點32係藉由直通矽穿孔電極(TSV,Through-Silicon Via)33對應連接導通(如圖2C所示)。習知封裝製程中因微縮和材料的限制，3D堆疊式封裝技術已被視為能否以較小尺寸來製造高效能半導體元件的關鍵，其中，TSV式半導體元件是透過垂直導通來整合晶圓/晶片堆疊的方式，達到半導體元件間的電氣互連，此技術能有效降低成本並提高系統的整合度與效能。
因此藉由本發明所提出的半導體元件堆疊結構測試方法，方法簡單並可達到提昇半導體元件堆疊結構的良率，提高生產產能的功效，相較於傳統的半導體元件堆疊結構測試方法，由於堆疊過程中無法逐層逐一測試，而易受外力影響而造成半導體元件堆疊時受損而不自知，進一步使得半導體元件整體功能受損，甚至可能讓半導體元件無法正常使用而降低其使用壽命，因此，本發明不僅能確保半導體元件的正常使用功能，提升堆疊結構良率，減少可能會造成的成本浪費，提供實行簡單方便的檢測方法，並將降低半導體元件損害的可能，達到降低整體成本且提升產能的效果。
以上所述僅為本發明較佳實施例，並非用以限定本發明申請專利權利；同時以上的描述對於相關技術領域具有通常知識者應可明瞭與實施，因此其他未脫離本發明所揭示之精神下所完成的等效改變或修飾，均應包含於下述之申請專利範圍。
1．．．測試底板
2．．．基板
3、30、30’．．．半導體元件
4．．．探針卡
5．．．測試裝置
11．．．測試接點
21．．．第一接觸點
22．．．第二接觸點
31．．．第一電性接點
32．．．第二電性接點
33．．．直通矽穿孔電極(TSV)
41．．．探針
101、102、103、104、105、106、201、202、203、204、205、206．．．步驟
圖1係根據本發明提出之第一較佳實施例，為一種半導體元件堆疊結構測試方法工作流程圖。
圖2A係根據本發明提出之第一較佳實施例，為一種測試底板與探針卡示意圖。
圖2B係根據本發明提出之第一較佳實施例，為一種測試底板與基板結合示意圖。
圖2C係根據本發明提出之第一較佳實施例，為一種半導體元件示意圖。
圖2D係根據本發明提出之第一較佳實施例，為一種基板與半導體元件結合測試示意圖。
圖2E係根據本發明提出之第一較佳實施例，為一種兩層半導體元件堆疊結合測試示意圖。
圖2F係根據本發明提出之第一較佳實施例，為一種四層半導體元件堆疊結合測試示意圖。
圖2G係根據本發明提出之第一較佳實施例，為一種八層半導體元件堆疊結合測試示意圖。
圖3係根據本發明提出之第二較佳實施例，為一種半導體元件堆疊結構測試方法工作流程圖。
圖4A係根據本發明提出之第二較佳實施例，為一種半導體元件與基板結合示意圖。
圖4B係根據本發明提出之第二較佳實施例，為一種基板與半導體元件結合測試示意圖。
圖4C係根據本發明提出之第二較佳實施例，為一種兩層半導體元件堆疊結合測試示意圖。
101、102、103、104、105、106．．．步驟

Claims (12)

  1. 一種半導體元件堆疊結構測試方法，包含下列步驟：(a)　提供一測試底板與一探針卡，該測試底板包含多個測試接點，該探針卡包含多個探針，該測試底板與該探針卡分別連接至一測試裝置，以供發送及接收測試訊號；(b)　提供一基板，該基板設置於該測試底板上，且該基板包含有多個第一接觸點及第二接觸點，該多個第一接觸點與該多個第二接觸點相應電性導通，該多個第一接觸點與該測試底板之該多個測試接點電性連接；(c)　提供多個半導體元件，各半導體元件具有多個第一電性接點及多個第二電性接點，且該多個第一電性接點與該多個第二電性接點為對應電性導通，自該多個半導體元件中取出一個半導體元件，將該半導體元件固接於該基板上，使該半導體元件的該多個第一電性接點與該基板的該多個第二接觸點電性連接；(d)　繼續自該多個半導體元件中取出另一個半導體元件，固接於前一個半導體元件上，並使後取出的半導體元件的多個第一電性接點與前一個半導體元件之第二電性接點電性連接；(e)　將該探針卡的多個探針接觸後取出的半導體元件的多個第二電性接點，藉以對後取出的半導體元件進行電性測試；以及(f)　重複步驟(d)及步驟(e)，直至該多個半導體元件全部測試完畢。
  2. 根據申請專利範圍第1項所述之半導體元件堆疊結構測試方法，進一步包含：在步驟(b)之後，將該探針卡的該多個探針接觸該基板的該多個第二接觸點，藉以對該基板進行電性測試。
  3. 根據申請專利範圍第1項所述之半導體元件堆疊結構測試方法，進一步包含：在步驟(d)之前，將該探針卡的該多個探針接觸該基板上的該半導體元件的該多個第二電性接點，藉以對該半導體元件進行電性測試。
  4. 根據申請專利範圍第1項所述之半導體元件堆疊結構測試方法，其中各半導體元件之該多個第一電性接點與該多個第二電性接點係藉由直通矽穿孔電極(TSV,Through-Silicon Via)對應連接導通。
  5. 根據申請專利範圍第1項所述之半導體元件堆疊結構測試方法，其中該測試底板之該多個測試接點為全部導通。
  6. 根據申請專利範圍第5項所述之半導體元件堆疊結構測試方法，其中該測試底板之電位為零參考電位。
  7. 根據申請專利範圍第1項所述之半導體元件堆疊結構測試方法，其中該測試底板之該多個測試接點為各自電性獨立。
  8. 一種半導體元件堆疊結構測試方法，包含下列步驟：(a)　提供一測試底板與一探針卡，該測試底板包含多個測試接點，該探針卡包含多個探針，該測試底板與該探針卡分別連接至一測試裝置，以供發送及接收測試訊號；(b)　提供一基板，該基板包含有多個第一接觸點及第二接觸點，該多個第一接觸點與該多個第二接觸點相應電性導通，其中該等第一接觸點用以供該探針卡進行探觸；(c)　提供多個半導體元件，各半導體元件具有多個第一電性接點及多個第二電性接點，且該多個第一電性接點與該多個第二電性接點為對應電性導通，自該多個半導體元件中取出一個半導體元件，將該半導體元件固接於該基板上，使該半導體元件之該多個第一電性接點與該基板之該多個第二接觸點電性連接；(d)　繼續自該多個半導體元件中取出另一個半導體元件，固接於前一個半導體元件上，並使後取出的半導體元件的多個第一電性接點與前一個半導體元件之第二電性接點電性連接；(e)　將該後取出的半導體元件之該多個第二電性接點與該測試底板之該多個測試接點電性連接，並將該探針卡的該多個探針接觸該基板的該多個第一接觸點，藉以對後取出的半導體元件進行電性測試；以及(f)　重複步驟(d)及步驟(e)，直至該多個半導體元件全部測試完畢。
  9. 根據申請專利範圍第8項所述之半導體元件堆疊結構測試方法，進一步包含：在步驟(d)之前，將該半導體元件之該多個第二電性接點與該測試底板之該多個測試接點電性連接，並將該探針卡的該多個探針接觸該基板的該多個第一接觸點，藉以對該半導體元件進行電性測試。
  10. 根據申請專利範圍第8項所述之半導體元件堆疊結構測試方法，其中各半導體元件之該多個第一電性接點與該多個第二電性接點係藉由直通矽穿孔電極(TSV,Through-Silicon Via)對應連接導通。
  11. 根據申請專利範圍第8項所述之半導體元件堆疊結構測試方法，其中該測試底板之該多個測試接點為全部導通。
  12. 根據申請專利範圍第8項所述之半導體元件堆疊結構測試方法，其中該測試底板之該多個測試接點為各自電性獨立。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI822833B (zh) * 2019-08-15 2023-11-21 優顯科技股份有限公司 電子探測板、光電探測模組、與電子探測方法
TWI867799B (zh) * 2019-08-15 2024-12-21 優顯科技股份有限公司 光電探測模組與電子探測方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354975B2 (en) * 2016-05-16 2019-07-16 Raytheon Company Barrier layer for interconnects in 3D integrated device
TWI768782B (zh) * 2021-03-23 2022-06-21 力晶積成電子製造股份有限公司 測試三維積體電路中矽穿孔的電路結構

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6579804B1 (en) * 1998-11-30 2003-06-17 Advantest, Corp. Contact structure and production method thereof and probe contact assembly using same
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP2005183863A (ja) * 2003-12-24 2005-07-07 Renesas Technology Corp 半導体集積回路装置の製造方法
CN100474577C (zh) * 2006-01-27 2009-04-01 日月光半导体制造股份有限公司 基板及其电测方法
JP4345798B2 (ja) * 2006-10-12 2009-10-14 エルピーダメモリ株式会社 積層型半導体装置及びそのテスト方法
KR100904388B1 (ko) * 2007-05-08 2009-06-26 주식회사 파이컴 다층 기판 및 이를 포함하는 전기 검사 장치
TWM331180U (en) * 2007-10-19 2008-04-21 Chunghwa Prec Test Tech Co Ltd Thick substrate structure
TW200942118A (en) * 2008-03-26 2009-10-01 Mjc Probe Inc Multilayered circuit board
WO2009118850A1 (ja) * 2008-03-26 2009-10-01 株式会社アドバンテスト プローブウエハ、プローブ装置、および、試験システム
KR20110088234A (ko) * 2010-01-28 2011-08-03 삼성전자주식회사 적층 반도체 패키지의 제조 방법
JP2011211113A (ja) * 2010-03-30 2011-10-20 Toshiba Corp 半導体装置の製造方法
KR101201860B1 (ko) * 2010-10-29 2012-11-15 에스케이하이닉스 주식회사 반도체 장치와 그 테스트 방법 및 제조방법
TWI440114B (zh) * 2010-11-30 2014-06-01 King Yuan Electronics Co Ltd 晶圓檢測系統

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI822833B (zh) * 2019-08-15 2023-11-21 優顯科技股份有限公司 電子探測板、光電探測模組、與電子探測方法
TWI867799B (zh) * 2019-08-15 2024-12-21 優顯科技股份有限公司 光電探測模組與電子探測方法

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