JP2018194356A - デバイスの検査方法 - Google Patents

Abstract

【課題】複数のデバイスに対し、複数のパターンを有す所定の検査を短時間で実行することができるデバイスの検査方法を提供する。【解決手段】テスタに並列に接続された複数のデバイスに対して、同時に所定のパターンの検査信号を入力して所定のパターンの検査を開始する第１工程と、所定のパターンにおいて不合格のデバイスが含まれているか否かを判定する第２工程と、第２工程において不合格のデバイスが含まれていると判定された場合に、複数のデバイスのそれぞれについて、所定のパターンを順次実行し、合格／不合格の判定を行う第３工程と、第３工程で不合格と判定されたデバイスを除外する第４工程とを有し、以降の検査を、除外されたデバイス以外のデバイスについて行う。【選択図】図６

Description

本発明は、デバイスの電気特性を検査するデバイスの検査方法に関する。

半導体ウエハ（以下、単に「ウエハ」とも記す）に形成された集積回路、半導体メモリなどのデバイスの電気的特性の検査は、プローブカードを有する検査装置を用いて行われる。プローブカードは、ウエハ上のデバイスの電極パッドに接触させらせる複数のプローブ（接触子）を備えている。そして、各プローブをウエハ上の各電極パッドに接触させた状態で、テスタから各プローブに電気信号を送ることにより、ウエハ上の電子回路の検査が行われる。

近時、ウエハの大型化にともない、一枚のウエハ上に形成されるデバイスの数が飛躍的に増加している。そのため、一つのテスタを複数の検査対象デバイス（以下、「ＤＵＴ」とも記す）に接続して順次検査する方法では、すべてのＤＵＴについて検査を完了するまでに長時間かかってしまうという問題があった。

そこで、特許文献１には、複数のＤＵＴをテスタに並列に接続し、テスタからこれら複数のＤＵＴに対して同時に試験信号を入力し、入力された試験信号に基づく複数のＤＵＴからの応答信号の合成値に基づき、複数のＤＵＴのうち１つ以上が不合格であるか否かの判定を行う技術が提案されている。

特開２０１６−３５９５７号公報

ところで、特許文献１の技術では、テスタによりＤＵＴの検査を行って１つ以上の不合格ＤＵＴが存在することは検知可能であるが、合格／不合格の認識は１つしかないため、どのＤＵＴが不合格であるかまでは認識できない。

このため、この技術を用いて複数の検査パターンを有する所定の検査を実行する場合、不合格のＤＵＴもその検査を終了するまで複数の検査パターンを実行させる必要があり、結果としてトータルの検査時間が長くなってしまうことがある。

したがって、本発明は、複数のデバイスに対し、複数のパターンを有す所定の検査を短時間で実行することができるデバイスの検査方法を提供することを課題とする。

上記課題を解決するため、本発明の第１の観点は、基板上に形成された複数のデバイスに対してテスタにより複数のパターンを含む電気的特性の検査を行うデバイスの検査方法であって、前記テスタに並列に接続された複数のデバイスに対して、同時に所定のパターンの検査信号を入力して所定のパターンの検査を開始する第１工程と、前記所定のパターンにおいて不合格のデバイスが含まれているか否かを判定する第２工程と、前記第２工程において不合格のデバイスが含まれていると判定された場合に、前記複数のデバイスのそれぞれについて、前記所定のパターンを順次実行し、合格／不合格の判定を行う第３工程と、前記第３工程で不合格と判定されたデバイスを除外する第４工程とを有し、以降の検査を、前記除外されたデバイス以外のデバイスについて行うことを特徴とするデバイスの検査方法を提供する。

上記第１の観点において、前記第２工程は、前記検査信号を前記複数のデバイスに対して入力した後の複数のデバイスの応答信号の合成値が所定の閾値に達するか否かにより不合格のデバイスを含むか否かを判定するものであってよい。この場合に、前記第２工程において、前記検査信号を送った後の時間を監視し、所定時間経過後に応答信号が閾値に達しない場合、または、検査信号を所定間隔で送り、その回数を監視し、所定回数経過後に応答信号が閾値に達しない場合、不合格のデバイスを含んでいると判定することができる。

上記第１の観点において、前記第３工程は、前記検査信号を前記複数のデバイスのうち所定のデバイスに対して入力した後の応答信号が所定の閾値に達するか否かにより、前記所定のデバイスの合格／不合格の判定を行うものであってよい。この場合に、前記第３工程において、前記複数のデバイスのうち所定のデバイスに前記検査信号を送った後の時間を監視し、所定時間経過後に応答信号が閾値に達しない場合、または、検査信号を所定間隔で送り、その回数を監視し、所定回数経過後に応答信号が閾値に達しない場合、前記所定のデバイスが不合格であると判定することができる。

前記第４工程の後、次のパターンの検査を、前記除外されたデバイス以外のデバイスについて行ってもよいし、前記所定のパターンの検査の残部を、前記除外されたデバイス以外のデバイスについて行ってもよい。

前記第３工程は、一つのデバイスのみを前記テスタに接続し、他のデバイスは未接続にした状態で行うことができる。

本発明の第２の観点は、基板上に形成された複数のデバイスに対してテスタにより複数のパターンを含む電気的特性の検査を行うデバイスの検査方法であって、前記テスタに並列に接続された複数のデバイスに対して、同時に所定のパターンの検査信号を入力して所定のパターンの検査を開始する第１工程と、前記所定のパターンにおいて不合格のデバイスの個数を把握する第２工程と、前記第２工程において一つ以上の不合格のデバイスが検出された場合に、前記複数のデバイスのそれぞれについて、前記所定のパターンを順次実行し、合格／不合格の判定を行う第３工程と、前記第３工程で不合格と判定されたデバイスを除外する第４工程とを有し、前記第３工程は、不合格と判定された個数が前記第２工程で把握された個数になった時点で終了し、以降の検査を、前記除外されたデバイス以外のデバイスについて行うことを特徴とするデバイスの検査方法を提供する。

上記第２の観点において、前記第２工程は、前記検査信号を前記複数のデバイスに対して入力した後の複数のデバイスの応答信号の合成値を予め設定された閾値と比較し、前記閾値に達しない場合は、前記複数のデバイスの一つ以上が不合格であると判定するとともに、前記閾値とは異なる新たな閾値を設定すること、前記新たな閾値を使用して、前複数のデバイスに対して前記テスタから同時に前記検査信号を入力すること、および、前記検査信号に基づく前記応答信号の前記合成値に基づき前記複数のデバイスの一つ以上が不合格であるかを判定することを繰り返し実行することにより、不合格のデバイスの個数を検出することができる。

本発明によれば、所定のパターンの検査を開始した後、所定のパターンにおいて不合格のデバイスが含まれているか否かを判定し、不合格のデバイスが含まれていると判定された場合に、複数のデバイスのそれぞれについて、所定のパターンを順次実行し、合格／不合格の判定を行い、不合格と判定されたデバイスを除外して、以降の検査を行うので、複数のパターンを有す所定の検査を短時間で実行することができる。

本発明の検査方法の実施に用いられる検査装置の一例の概略構成を示す断面図である。 図１の検査装置における信号入出力回路の一例を示す概略構成図である。 図１の検査装置における制御部のハードウェア構成を示す断面図である。 図１の検査装置における制御部の機能ブロック図である。 検査信号および応答信号と閾値との関係を示す図である。 本発明の第１の実施形態に係る検査方法を示すフローチャートである。 第１の実施形態のステップ３の個別ＤＵＴ判定を示すブロック図である。 本発明の第２の実施形態に係る検査方法を示すフローチャートである。 第２の実施形態に係る検査方法で得られる合成応答信号の大きさを示す図である。 第２の実施形態に係る検査方法における合成応答信号に対する閾値の説明図である。 第２の実施形態に係る検査方法のステップ１２を説明するためのフローチャートである。 第２の実施形態のステップ１４の個別ＤＵＴ判定を示すブロック図である。

以下、添付図面を参照して本発明の実施の形態について詳細に説明する。
＜検査装置＞
図１は、本発明の検査方法の実施に用いられる検査装置の一例の概略構成を示す断面図である。図１において、検査装置１００は、ウエハＷを搬送する搬送領域を形成するローダー室１と、複数の検査対象デバイス（ＤＵＴ）１０（図１では図示せず）が形成されたウエハＷを収容する検査室２と、各ＤＵＴ１０に電気信号を送るとともに、ＤＵＴ１０からの応答信号を受信してウエハＷ上のＤＵＴ１０の電気的特性検査を行うテスタ３と、これら検査装置１００の各構成部を制御する制御部４を備えている。

検査室２は、ウエハＷを載置した状態で、ウエハＷをＸ、Ｙ、Ｚ及びθ方向に移動させる駆動部（図示せず）を有する載置台１１と、載置台１１の上方に配置されたホルダ１２と、このホルダ１２に支持され、支持基板１３ａと複数のプローブ（接触子）１３ｂとを有するプローブカード１３と、複数のプローブ１３ｂとウエハＷに形成された複数のＤＵＴ１０の電極パッド（図示せず）との位置合わせを行うアライメント機構１４とを備えている。プローブカード１３は、多数の接続端子を有する接続リング２１およびインターポーザ（パフォーマンスボード）２２、テストヘッド（図示せず）を介してテスタ３と電気的に接続されている。テスタ３は、パターンジェネレータ３１とコンパレータ３２とを備えている。

図２に示すように、パターンジェネレータ３１およびコンパレータ３２と複数のＤＵＴ１０とは、信号入出力回路３３により電気的に接続されている。なお、図２の信号入出力回路３３は一例であってこれに限定されるものではない。

パターンジェネレータ３１は、ＤＵＴ１０を検査するための試験信号を生成する。パターンジェネレータ３１と複数のＤＵＴ１０との間は、途中で複数に分岐した入力ライン４１によって接続されている。

コンパレータ３２は、パターンジェネレータ３１から送られた試験信号に応答して、複数のＤＵＴ１０からそれぞれ出力された応答信号、または、複数のＤＵＴ１０からの応答信号を一つに合成した信号（合成応答信号）を、閾値と比較する。コンパレータ３２には、共通出力ライン５１および各ＤＵＴ１０からの個別出力ライン５２によって接続されており、各ＤＵＴ１０から出力された応答信号は、個別出力ライン５２および共通出力ライン５１を通ってコンパレータ３２に送られる。

信号入出力回路３３は、入力ライン４１と、共通出力ライン５１と、複数の個別出力ライン５２と、リレースイッチ部５３と、抵抗素子５４とを備えている。信号入出力回路３３は、テスタ３、プローブカード１３の支持基板１３ａ、および、インターポーザ（パフォーマンスボード）２２のいずれかに実装されていればよい。

入力ライン４１は、途中で、複数のＤＵＴ１０に対応して分岐しており、パターンジェネレータ３１と複数のＤＵＴ１０とを並列に接続している。パターンジェネレータ３１で生成した試験信号は、入力ライン４１を介して複数のＤＵＴ１０に伝送される。なお、入力ライン４１には、パターンジェネレータ３１と複数のＤＵＴ１０との接続／非接続を切り替えるためのリレースイッチ部等が設けられていてもよい。

各個別出力ライン５２には、リレースイッチ部５３と、抵抗素子５４が直列に設けられている。なお、リレースイッチ部５３と抵抗素子５４との配列順序は問わない。

リレースイッチ部５３は、コンパレータ３２と複数のＤＵＴ１０との接続／非接続を切り替えるためのものである。各ＤＵＴ１０からの応答信号を一つに合成する場合には、すべてのリレースイッチ部５３が接続状態（ＯＮ）にされる。各ＤＵＴ１０からの応答信号を個別にコンパレータ３２に送る場合には、一つの個別出力ライン５２のリレースイッチ部５３のみを接続状態（ＯＮ）にして、他の個別出力ライン５２のリレースイッチ部５３は非接続状態（ＯＦＦ）にする。なお、コンパレータ３２と複数のＤＵＴ１０との接続／非接続の切り替えは、リレースイッチ部５３に限らず、トランジスタ等他の切り替え手段を用いてもよい。

抵抗素子５４は、応答信号を選別する作用を有するとともに、各個別出力ライン５２に接続された共通出力ライン５１におけるインピーダンスを調節するために、各ＤＵＴ１０の内部抵抗（出力インピーダンス）よりも大きな抵抗を有している。

なお、テスタ３は、所定個数ずつのＤＵＴ１０を検査するパターンジェネレータ３１とコンパレータ３２の組を複数有していてもよい。

制御部４は、検査装置１００の各構成部、例えば、テスタ３のパターンジェネレータ３１およびコンパレータ３２、載置台１１の駆動部、アライメント機構１４、リレースイッチ部５３等を制御する。制御部４は、典型的にはコンピュータである。図３は、図１に示した制御部４のハードウェア構成の一例を示している。制御部４は、主制御部１０１と、キーボード、マウス等の入力装置１０２と、プリンタ等の出力装置１０３と、表示装置１０４と、記憶装置１０５と、外部インターフェース１０６と、これらを互いに接続するバス１０７とを備えている。主制御部１０１は、ＣＰＵ（中央処理装置）１１１、ＲＡＭ（ランダムアクセスメモリ）１１２およびＲＯＭ（リードオンリメモリ）１１３を有している。記憶装置１０５は、コンピュータ読み取り可能な記憶媒体に対する情報の記録および読み取りを行うようになっている。記憶媒体としては、例えばハードディスク、光ディスク、フラッシュメモリのような半導体メモリ等を挙げることができる。記憶媒体には、本実施形態に係る検査方法を行うためのレシピ等が記憶されている。

制御部４では、ＣＰＵ１１１が、ＲＡＭ１１２を作業領域として用いて、ＲＯＭ１１３または記憶装置１０５の記憶媒体に格納されたプログラムを実行することにより、検査装置１００においてウエハＷ上に形成されたＤＵＴ１０に対する検査を実行させる。

図４は、制御部４の機能ブロック図であり、パターンジェネレータ３１と、コンパレータ３２と、リレースイッチ部５３との関係も示している。図４に示すように、制御部４は、信号制御部１２１と、判定部１２２と、閾値設定部１２３と、開閉制御部１２４とを備えている。これらは、ＣＰＵ１１１が、ＲＡＭ１１２を作業領域として用いて、ＲＯＭ１１３または記憶装置１０５に格納されたソフトウェア（プログラム）を実行することによって動作する。なお、例えばＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）などを利用して、信号制御部１２１、判定部１２２及び閾値設定部１２３と同様の機能をプローブカード１３、または、インターポーザ（パフォーマンスボード）２２に持たせてもよい。また、制御部４は、他の機能も有しているが、詳細な説明は省略する。

信号制御部１２１は、パターンジェネレータ３１による試験信号の生成を制御する。具体的には、信号制御部１２１は、パターンジェネレータ３１に対して、パターンジェネレータ３１で生成するクロック信号およびデータ信号の種類、生成／停止などの指令を含む制御信号を送る。

判定部１２２は、コンパレータ３２から、閾値と合成応答信号との比較情報を取得し、該比較情報に基づき、複数のＤＵＴ１０のうち、不合格のものがあるか否かを判定する。また、判定部１２２は、コンパレータ３２から、閾値と各応答信号との比較情報を取得し、各ＤＵＴ１０の合格／不合格を判定する。

閾値設定部１２３は、コンパレータ３２において、コンパレートを行うための閾値を設定する。

図５は、試験信号および応答信号と閾値の説明図である。パターンジェネレータ３１は、クロック信号（ＣＬＫ）およびデータ信号（ＤＡＴＡ）を生成し、これらが試験信号として、各ＤＵＴ１０へ入力される。その結果、各ＤＵＴ１０からは、応答信号が出力される。合成応答信号または各応答信号のレベルに基づき、コンパレータ３２で、閾値設定部１２３により設定された閾値と合成応答信号、または各ＤＵＴからの応答信号が比較される。

合成応答信号が閾値に達しなければ不合格のＤＵＴが存在すると判定し、また、各ＤＵＴの応答信号が閾値に達しなければ、そのＤＵＴが不合格であると判定する。例えば、コンパレータ３２で比較を行う際の閾値ＴＨが３Ｖであるとすると、応答信号が３Ｖ未満であれば不合格と判定される。

このとき、ＤＵＴによって応答時間が異なるため、例えば、パターンジェネレータ３１から検査信号を送った後の時間を監視し、所定時間経過後に応答信号が閾値に達しなければフラグを立てる。または、パターンジェネレータ３１から試験信号を所定間隔で送り、その回数を監視し、所定回数経過後に応答信号が閾値に達しなければフラグを立てる。そして、判定部１２２はフラグが立ったことを認識したときに不合格と判定する。なお、この時の監視はソフトウェアおよびハードウェアのどちらで行ってもよい。

開閉制御部１２４は、合成応答信号により複数のＤＵＴ１０のうち、不合格のものがあるか否かを判定するモードの場合に、複数のリレースイッチ部５３に対し全て接続する指令を送り、各ＤＵＴ１０の合格／不合格を判定するモードの場合は、複数のリレースイッチ部５３に対し、合格／不合格を判定するＤＵＴ１０に対応するリレースイッチ部５３が接続する指令を送る。

＜第１の実施形態の検査方法＞
次に、図６を参照しながら、検査装置１００を用いて行われる本発明の第１の実施形態に係る検査方法について説明する。図６は、本発明の第１の実施形態に係る検査方法を示すフローチャートである。

本実施形態では、一つの検査が複数のパターンを有しており、これら複数のパターンの検査が連続して行われる。
まず、開閉制御部１２４からの指令により、リレースイッチ部５３を全て閉じた状態で複数のＤＵＴ１０に対して第１のパターンの検査信号を入力し、第１のパターンの検査を開始する（ステップ１）。このステップでは全てのＤＵＴ１０に対して同じパターンの検査信号を同時に入力する。

次に、第１のパターンの途中で不合格のＤＵＴが含まれているか否かを判定する（ステップ２）。このときの判定は、上述したように、閾値設定部１２３により設定された閾値と合成応答信号がコンパレータ３２により比較される。このとき、例えば、パターンジェネレータ３１から試験信号を送った後の時間を監視するか、またはパターンジェネレータ３１から試験信号を所定間隔で送り、その回数を監視し、所定時間経過後に応答信号が閾値に達しない場合、または所定回数経過後に合成応答信号が閾値に達しない場合にフラグを立て、判定部１２２がフラグが立ったことを認識したときに不合格のＤＵＴが含まれていると判定する。

ステップ２で不合格のＤＵＴが含まれていると判定されたときに、個別ＤＵＴ判定に移行する（ステップ３）。ステップ３の個別ＤＵＴ判定では、図７に示すように、開閉制御部１２４によりリレースイッチ部５３を一つＯＮ（他のリレースイッチ部５３はＯＦＦ）にしてＤＵＴの一つのみ有効にし（サブステップ１）、第１のパターンを順次実行し（サブステップ２）、合格／不合格の判定を全て（ｎ個）のＤＵＴ１０について行う（サブステップ３）。このときの判定においても、上述したように、閾値設定部１２３により設定された閾値と各ＤＵＴ１０の応答信号がコンパレータ３２により比較される。このときも、例えば、パターンジェネレータ３１から試験信号を送った後の時間を監視するか、またはパターンジェネレータ３１から試験信号を所定間隔で送り、その回数を監視し、所定時間経過後に応答信号が閾値に達しない場合、または所定回数経過後に合成応答信号が閾値に達しない場合にフラグを立て、判定部１２２がフラグが立ったことを認識したときにそのＤＵＴが不合格であると判定する。

次に、不合格ＤＵＴを通知する（ステップ４）。そして、不合格ＤＵＴを切り離して以降のパターンの検査から除外する（ステップ５）。このとき、不合格ＤＵＴの切り離しは、そのＤＵＴのリレースイッチ部５３をＯＦＦにしたままとしてもよいし、ソフトウェア上でそのＤＵＴを無効としてもよい。

次に、開閉制御部１２４からの指令により、リレースイッチ部５３を全て閉じた状態で複数のＤＵＴ１０に対して、第２のパターンの検査信号を入力し、次の第２のパターンの検査を開始する（ステップ６）。このとき、不合格ＤＵＴが切り離された場合は、残りのＤＵＴについて行われる。

以降は、上記ステップ２〜５と同様の手順で検査が行われる。そして、複数の検査パターンを順次実行する。

なお、ステップ２で合成応答信号が閾値に達して全てのＤＵＴが合格と判定された場合は、ステップ３〜５を行わずに全てのＤＵＴについて第２のパターンの検査が実行される。

従来は、複数の検査パターンを有する検査を実行する場合には、不合格ＤＵＴが含まれていても、複数の検査パターンを最後まで実行し、その後、不合格ＤＵＴの特定を行っていた。このため、一つの検査パターンに不合格ＤＵＴが含まれている場合には、次の検査パターンにおいて、不合格ＤＵＴも含めた全てのＤＵＴについて合格／不合格のためのパターンを実行する必要あり、その際に、不合格ＤＵＴが含まれていることにより必ず上記所定時間または所定回数が経過するまで待たなくてはならない。これによりトータルの検査時間が長くなっていた。

これに対し、本実施形態においては、一つの検査パターにおいて不合格ＤＵＴが存在していると判定された場合に、各ＤＵＴについて個別ＤＵＴ検査を実施して、不合格になったＤＵＴを特定し、次の検査パターンを行う際に、その不合格ＤＵＴを除外するので、次の検査項目または次の検査パターンの検査を短時間で実行することができ、トータルの検査時間を短縮することができる。

＜第２の実施形態の検査方法＞
次に、第２の実施形態の検査方法について説明する。図８は第２の実施形態の検査方法を示すフローチャートである。

本実施形態においても、一つの検査が複数のパターンを有しており、これら複数の検査パターンが連続して行われる。
まず、開閉制御部１２４からの指令により、リレースイッチ部５３を全て閉じた状態で複数のＤＵＴ１０に対して第１のパターンの検査を開始する（ステップ１１）。

次に、第１のパターンの途中で不合格のＤＵＴの個数を把握する（ステップ１２）。

本実施形態においては、閾値設定部１２３は、多段階に複数の閾値を設定することが可能であり、閾値は、動的に変更され得る。例えば、判定部１２２（またはコンパレータ３２）によって、第１の閾値と合成応答信号との比較情報から、複数のＤＵＴ１０の中の１つ以上が不合格であると判定された場合、閾値設定部１２３は、第１の閾値とは異なる新たな閾値として、第２の閾値を設定することができる。このように閾値設定部１２３で複数の閾値を設定可能なことで、以下のように不合格ＤＵＴの個数を検出することができる。

閾値設定部１２３における閾値の設定方法について、上述の図５および新たな図９および図１０を参照して説明する。上述した図５において、各ＤＵＴ１０の合格／不合格を判断する場合、パターンジェネレータ３１がクロック信号（ＣＬＫ）およびデータ信号（ＤＡＴＡ）を生成し、これらが試験信号として、各ＤＵＴ１０へ入力される。その結果、各ＤＵＴ１０からは、応答信号が出力され、この応答信号のレベルに基づき、コンパレータ３２で各ＤＵＴ１０の合否（ＰＡＳＳ／ＦＡＩＬ）が判断される。例えば、コンパレータ３２で比較を行う際の閾値ＴＨが３Ｖであるとすると、応答信号が３Ｖ以上であれば合格（ＰＡＳＳ）、３Ｖ未満であれば不合格（ＦＡＩＬ）と判断される。このように、各ＤＵＴ１０からの個別応答信号には、閾値ＴＨを充足するＰＡＳＳ信号と、閾値ＴＨを充足しないＦＡＩＬ信号とが含まれる場合がある。したがって、合成応答信号は、ＰＡＳＳ信号だけから合成される場合と、ＦＡＩＬ信号だけから合成される場合と、ＰＡＳＳ信号及びＦＡＩＬ信号から合成される場合があり得る。

図９（ａ）、（ｂ）、（ｃ）は、上記ステップ１２で得られる合成応答信号の大きさ（例えば電圧値）を示している。図１０は、ステップ１２における合成応答信号に対する閾値の設定例について説明する図面である。図９および図１０では、便宜上、ＤＵＴ１０が３つの場合を例に挙げている。各ＤＵＴ１０に対して、パターンジェネレータ３１からの入力される信号レベルおよび信号パターンは、同じ内容である。それに対して、各ＤＵＴ１０からの個別応答信号は、上記のとおり、合格（ＰＡＳＳ）と不合格（ＦＡＩＬ）が含まれる可能性があり、すべてＰＡＳＳの場合と、ＰＡＳＳとＦＡＩＬが混在している場合では、１つに合成された合成応答信号が異なる値となる。

例えば、ＤＵＴ１０の応答信号の出力レベルがＨｉ（ＰＡＳＳ）：３［Ｖ］及びＬｏｗ（ＦＡＩＬ）：０［Ｖ］の２値である場合、３個のＤＵＴ１０の個別応答信号の出力レベルＳ_ＤがすべてＨｉであれば、図９（ａ）に示すように、合成応答信号の出力レベルＳ_０は、Ｓ_０＝３［Ｖ］となる。

また、３個のＤＵＴ１０の中の２個のＤＵＴ１０の個別応答信号の出力レベルがＨｉであり、１個のＤＵＴ１０の個別応答信号の出力レベルがＬｏｗである場合、図９（ｂ）に示すように、合成応答信号の出力レベルＳ_１は２［Ｖ］［＝３［Ｖ］×（３−１）／３］となる。

さらに、３個のＤＵＴ１０の中の１個のＤＵＴ１０の個別応答信号の出力レベルがＨｉであり、２個のＤＵＴ１０の個別応答信号の出力レベルがＬｏｗである場合、図９（ｃ）に示すように、合成応答信号の出力レベルＳ_２は１［Ｖ］［＝３［Ｖ］×（３−２）／３］となる。なお、ＤＵＴ１０の出力インピーダンスは、Ｈｉ：３［Ｖ］及びＬｏｗ：０［Ｖ］で同じであるものとする。

つまり、ｎ個のＤＵＴ１０のすべてが、同じ出力レベルＳ_Ｄ［Ｖ］のＰＡＳＳ信号を出力した場合、合成応答信号の出力レベルＳ_０は、Ｓ_０［Ｖ］＝Ｓ_Ｄ［Ｖ］×ｎ／ｎとなる。また、ｎ個のＤＵＴ１０の中の１つのＤＵＴ１０がＦＡＩＬ信号を出力し、他のＤＵＴ１０がＰＡＳＳ信号を出力した場合、合成応答信号の出力レベルＳ_１は、Ｓ_１［Ｖ］＝Ｓ_Ｄ［Ｖ］×（ｎ−１）／ｎとなる。ｎ個のＤＵＴ１０の中の２つのＤＵＴ１０がＦＡＩＬ信号を出力し、他のＤＵＴ１０がＰＡＳＳ信号を出力した場合、合成応答信号の出力レベルＳ_２は、Ｓ_２［Ｖ］＝Ｓ_Ｄ［Ｖ］×（ｎ−２）／ｎとなる。

ステップ１２では、例えば、合成応答信号の出力レベルを、コンパレータ３２によって、順次、閾値ＴＨ_１、ＴＨ_２、ＴＨ_３・・・と比較する。判定部１２２は、合成応答信号の出力レベルが閾値ＴＨを充足する場合は「全てのＤＵＴ１０が合格である」と判定し、閾値ＴＨを充足しない場合は、「一つ以上のＤＵＴ１０が不合格である」と判定する。

図１０に示すように、１回目の判定では、使用する閾値ＴＨ_１を、３つのＤＵＴ１０の全てが合格（ＰＡＳＳ）である場合の合成応答信号の出力レベルＳ_０と、１つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ_１との間に設定しておけばよい。これによって、合成応答信号の出力レベルが閾値ＴＨ_１以上であれば、全てのＤＵＴ１０が合格（ＰＡＳＳ）であり、閾値ＴＨ_１未満であれば、１つ以上のＤＵＴ１０が不合格（ＦＡＩＬ）であると判断することができる。

また、２回目の判定では、使用する閾値ＴＨ_２を、１つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ_１と、２つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ_２との間に設定しておけばよい。これによって、１回目の判定結果と合わせて、合成応答信号の出力レベルが閾値ＴＨ_２以上であれば、２つのＤＵＴ１０が合格（ＰＡＳＳ）であり、１つのＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。また、合成応答信号の出力レベルが閾値ＴＨ_２未満であれば、２つ以上のＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。

さらに、３回目の判定では、使用する閾値ＴＨ_３を、２つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ_２未満に設定しておけばよい。これによって、１回目及び２回目の判定結果と合わせて、合成応答信号の出力レベルが閾値ＴＨ_３以上であれば、１つのＤＵＴ１０が合格（ＰＡＳＳ）であり、２つのＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。また、合成応答信号の出力レベルが閾値ＴＨ_３未満であれば、３つのＤＵＴ１０が不合格（ＦＡＩＬ）であると判断することができる。

１段階ずつ閾値レベルを下げて判定を行う場合、ｎ個（ｎは２以上の正の整数）のＤＵＴ１０に対して、Ｎ回目（ただし、Ｎは１以上の正の整数を意味する）の判定のために設定される閾値をＴＨ_Ｎ、Ｎ＋１回目の判定で設定される閾値をＴＨ_Ｎ＋１とすると、ＴＨ_Ｎ＞ＴＨ_Ｎ＋１の関係を有する。また、ｎ個のＤＵＴ１０の全てが合格である場合の合成応答信号の出力レベルＳ_０に対し、Ｎ回目の判定のために設定される閾値ＴＨ_Ｎは、次の式（１）によって表される関係を満たすことが好ましい。
Ｓ_０×［ｎ−（Ｎ−１）］／ｎ≧ＴＨ_Ｎ＞Ｓ_０×（ｎ−Ｎ）／ｎ ・・・（１）

このステップ１２の具体的手順について図１１を参照しながら、説明する。図１１は、ステップ１２の手順の一例を示すフローチャートである。ステップ１２は、以下のサブステップ１１〜１４の処理を含む。

サブステップ１１では、１回目の判定で用いる閾値ＴＨ_１を設定する。この閾値ＴＨ_１は、閾値設定部１２３によって設定される。上記式（１）より、ｎ個のＤＵＴ１０の全てが合格である場合の合成応答信号の出力レベルＳ_０に対し、１回目の判定で設定される閾値ＴＨ_１は、次の関係を満たすことが好ましい。
Ｓ_０×ｎ／ｎ≧ＴＨ_１＞Ｓ_０×（ｎ−１）／ｎ

サブステップ１２では、信号制御部１２１の指令に基づき、パターンジェネレータ３１でクロック信号およびデータ信号を生成し、ｎ個のＤＵＴ１０の全てに対して、同じ検査信号を同時に入力する。

サブステップ１３では、試験信号に応答して各ＤＵＴ１０から出力された応答信号の合成値（合成応答信号）を、コンパレータ３２によって閾値ＴＨ_１と比較する。この場合、リレースイッチ部５３は全て接続状態（ＯＮ）に維持される。

次に、サブステップ１４で、判定部１２２は、コンパレータ３２から、閾値ＴＨ_１と合成応答信号との比較情報を取得し、該比較情報に基づき、ｎ個のＤＵＴ１０のうち、１つ以上が不合格であるか否か、つまり、全てのＤＵＴ１０が合格であるか否か、を判定する。

サブステップ１４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定された場合は、再びサブステップ１１に戻る。すなわち、再び、サブステップ１１で閾値設定部１２３によって、新しい閾値として、２回目の判定で用いる閾値ＴＨ_２が設定される。上記式（１）より、ｎ個のＤＵＴ１０の全てが合格である場合の合成応答信号の出力レベルＳ_０に対し、２回目の判定で設定される閾値ＴＨ_２は、次の関係を満たすことが好ましい。
Ｓ_０×（ｎ−１）／ｎ≧ＴＨ_２＞Ｓ_０×（ｎ−２）／ｎ

サブステップ１１で新しい閾値（例えば、２回目の判定で用いる閾値ＴＨ_２）が設定されると、サブステップ１２〜１４の処理が実行され、２回目の判定が行われる。このようにして、サブステップ１１〜１４の処理が、サブステップ１４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格ではない」（ＮＯ）と判定されるまで、ループ状に繰り返し実行される。なお、予め繰り返し回数の上限を設定しておき、上限に達した場合は、判定部１２２から、信号制御部１２１及び閾値設定部１２３へ中止信号を送出する。

サブステップ１４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格ではない」（ＮＯ）と判定された場合は、ステップ１２を終了する。

ステップ１２では、不合格ＤＵＴ１０の個数がゼロの状態から１つずつ増加する場合の合成応答信号Ｓ_０、Ｓ_１、Ｓ_２、・・・Ｓ_Ｎ（ただし、Ｎは１以上の正の整数を意味する）に対応付けて閾値ＴＨを変更することによって、ｎ個のＤＵＴ１０の中で、不合格ＤＵＴ１０の個数を判定することができる。

すなわち、閾値ＴＨを変更しながら、上記サブステップ１１〜１４の手順を繰り返し実行することにより、ｎ個のＤＵＴ１０の中で、不合格となったＤＵＴ１０の個数を自動的に判定することができる。

このようにステップ１２を行った後、ステップ１２で不合格となったＤＵＴ１０の個数が１以上か否かを判定する（ステップ１３）。不合格となったＤＵＴ１０の個数が１以上の場合、第１の実施形態のステップ３と同様、個別ＤＵＴ判定を行う（ステップ１４）。このステップ１４は、第１の実施形態のステップ３と同様に実行されるが、ステップ１２において不合格ＤＵＴの個数がわかっているので、ステップ１４において不合格ＤＵＴがその個数に達した時点でステップ１４を終了することができる。つまり、図１２に示すように、開閉制御部１２４によりリレースイッチ部５３を一つＯＮ（他のリレースイッチ部５３はＯＦＦ）にしてＤＵＴの一つのみ有効にし（サブステップ１５）、第１のパターンを順次実行し（サブステップ１６）、合格／不合格の判定を不合格ＤＵＴが検出された個数になるまで行う（サブステップ１７）。

その後、第１の実施形態のステップ４と同様に不合格ＤＵＴの通知を行い（ステップ１５）、次いで、ステップ５同様、不合格ＤＵＴを切り離して以降の検査パターンから除外する（ステップ１６）。

次に、開閉制御部１２４からの指令により、リレースイッチ部５３を全て閉じた状態で複数のＤＵＴ１０に対して次のパターンを開始する（ステップ１７）。このとき、不合格ＤＵＴが切り離された場合は、残りのＤＵＴ１０について行われる。

以降は、上記ステップ１２〜１６と同様の手順で検査が行われる。そして、複数の検査パターンを順次実行する。

なお、ステップ１３で不合格ＤＵＴの数が０個と判定された場合は、ステップ１４〜１６を行わずに全てのＤＵＴ１０について次のパターンの検査が行われる。

本実施形態では、一つの検査パターにおいて不合格ＤＵＴが存在していると判定された場合に、各ＤＵＴについて個別ＤＵＴ検査を実施して、不合格になったＤＵＴを特定し、次の検査パターンを行う際に、その不合格ＤＵＴを除外するので、次の検査項目または次の検査パターンの検査を短時間で実行することができるといった第１の実施形態と同様の効果が得られる他、ステップ１４において、ステップ１２で把握した不合格ＤＵＴ１０の個数に達した時点でそのステップを終了するので、第１の実施形態よりも全体の検査時間をより短縮できる可能性がある。

＜他の適用＞
以上、本発明の２つの実施の形態について説明したが、本発明は上記実施の形態に限定されることはなく、種々の変形が可能である。例えば、本発明の検査方法は、ＲＥＡＤＹ信号／ＢＵＳＹ信号を出力するデバイスを一括して検査する場合であれば、デバイスの種類にかかわらず適用することができる。

また、上記実施形態においては、ステップ５の後、次のパターンの検査を、除外されたデバイス以外のデバイスについて行う例について示したが、ステップ５の後、検査を行っている所定のパターンの検査の残部を、除外されたデバイス以外のデバイスについて行ってもよい。

３；テスタ
４；制御部
１０；被検査対象デバイス（ＤＵＴ）
３１；パターンジェネレータ
３２；コンパレータ
３３；信号入出力回路
４１；入力ライン
５１；共通出力ライン
５２；個別出力ライン
５３；リレースイッチ部
５４；抵抗素子
１００；検査装置
１２１；信号制御部
１２２；判定部
１２３；閾値制御部
１２４；開閉制御部
Ｗ；半導体ウエハ

Claims (10)

1. 基板上に形成された複数のデバイスに対してテスタにより複数のパターンを含む電気的特性の検査を行うデバイスの検査方法であって、
   前記テスタに並列に接続された複数のデバイスに対して、同時に所定のパターンの検査信号を入力して所定のパターンの検査を開始する第１工程と、
   前記所定のパターンにおいて不合格のデバイスが含まれているか否かを判定する第２工程と、
   前記第２工程において不合格のデバイスが含まれていると判定された場合に、前記複数のデバイスのそれぞれについて、前記所定のパターンを順次実行し、合格／不合格の判定を行う第３工程と、
   前記第３工程で不合格と判定されたデバイスを除外する第４工程と
   を有し、
   以降の検査を、前記除外されたデバイス以外のデバイスについて行うことを特徴とするデバイスの検査方法。
2. 前記第２工程は、前記検査信号を前記複数のデバイスに対して入力した後の複数のデバイスの応答信号の合成値が所定の閾値に達するか否かにより不合格のデバイスを含むか否かを判定することを特徴とする請求項１に記載のデバイスの検査方法。
3. 前記第２工程において、前記検査信号を送った後の時間を監視し、所定時間経過後に応答信号が閾値に達しない場合、または、検査信号を所定間隔で送り、その回数を監視し、所定回数経過後に応答信号が閾値に達しない場合、不合格のデバイスを含んでいると判定することを特徴とする請求項２に記載のデバイスの検査方法。
4. 前記第３工程は、前記検査信号を前記複数のデバイスのうち所定のデバイスに対して入力した後の応答信号が所定の閾値に達するか否かにより、前記所定のデバイスの合格／不合格の判定を行うことを特徴とする請求項１から請求項３のいずれか１項に記載のデバイスの検査方法。
5. 前記第３工程において、前記複数のデバイスのうち所定のデバイスに前記検査信号を送った後の時間を監視し、所定時間経過後に応答信号が閾値に達しない場合、または、検査信号を所定間隔で送り、その回数を監視し、所定回数経過後に応答信号が閾値に達しない場合、前記所定のデバイスが不合格であると判定することを特徴とする請求項４に記載のデバイスの検査方法。
6. 前記第４工程の後、次のパターンの検査を、前記除外されたデバイス以外のデバイスについて行うことを特徴とする請求項１から請求項５のいずれか１項に記載のデバイスの検査方法。
7. 前記第４の工程の後、前記所定のパターンの検査の残部を、前記除外されたデバイス以外のデバイスについて行うことを特徴とする請求項１から請求項５のいずれか１項に記載のデバイスの検査方法。
8. 前記第３工程は、一つのデバイスのみを前記テスタに接続し、他のデバイスは未接続にした状態で行われることを特徴とする請求項１から請求項７のいずれか１項に記載のデバイスの検査方法。
9. 基板上に形成された複数のデバイスに対してテスタにより複数のパターンを含む電気的特性の検査を行うデバイスの検査方法であって、
   前記テスタに並列に接続された複数のデバイスに対して、同時に所定のパターンの検査信号を入力して所定のパターンの検査を開始する第１工程と、
   前記所定のパターンにおいて不合格のデバイスの個数を把握する第２工程と、
   前記第２工程において一つ以上の不合格のデバイスが検出された場合に、前記複数のデバイスのそれぞれについて、前記所定のパターンを順次実行し、合格／不合格の判定を行う第３工程と、
   前記第３工程で不合格と判定されたデバイスを除外する第４工程と
   を有し、
   前記第３工程は、不合格と判定された個数が前記第２工程で把握された個数になった時点で終了し、
   以降の検査を、前記除外されたデバイス以外のデバイスについて行うことを特徴とするデバイスの検査方法。
10. 前記第２工程は、前記検査信号を前記複数のデバイスに対して入力した後の複数のデバイスの応答信号の合成値を予め設定された閾値と比較し、前記閾値に達しない場合は、前記複数のデバイスの一つ以上が不合格であると判定するとともに、
    前記閾値とは異なる新たな閾値を設定すること、前記新たな閾値を使用して、前複数のデバイスに対して前記テスタから同時に前記検査信号を入力すること、および、前記検査信号に基づく前記応答信号の前記合成値に基づき前記複数のデバイスの一つ以上が不合格であるかを判定することを繰り返し実行することにより、不合格のデバイスの個数を検出することを特徴とする請求項９に記載のデバイスの検査方法。

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