TW201042345A - Array substrate and method for manufacturing the same - Google Patents

Description

201042345 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種顯示器’更特別關於陣列基板結構 及其形成方法。 【先前技術】 目前的液晶顯示器製造，元件晝素開口率的設計大小 直接影響到背光來源的利用率，也影響到面板的顯示亮 度。影響開口率設計大小的最主要因素，在於透明導電電 ❹ 〇 極與資料配線(data line)之間的距離，當透明導電電極與資 料配線過於接近，其所受的雜散電容Cpd (capacitance between pixel and data line)會變大。這將導致晝素電極上充 飽的電荷在下個訊號轉換前，受到資料配線傳送不同電壓 的影響而產生串音效應(cross talk)。 為減少Cpd的效應，有一種高開口率的結構為在資料 線與畫素電極之間再失設遮蔽電極，而此遮敝電極電性連 結共通電位(common voltage)，因為遮蔽電極遮蔽掉資料線 的電場，所以晝素電極並不會受資料電極訊號的影響，減 '了 Cpd所產生的串音效應。上述結構之上視圖如第 圖所示。在第1A圖中，關於電晶體之A-A，切線及關於資 料線之B-B’切線之剖視結構如第1B圖所示。在上述結構 中，先在基板10上形成閘極線n後，以絕緣層覆蓋 上述結構。接著依序形成半導體層13及歐姆接觸層^ 再形成金屬圖案作為電晶體之源極/汲極17八及資料線 17B ’接著形成絕緣層12B覆蓋上述开辦 蔽電㈣於資料線17B上方，用以降：二：後形成遮 工力用从降低Cpd效應。接著 4 201042345 形成絕緣層12C覆蓋上述結構，並移除部份絕緣層i2B及 12C以露出電晶體部分汲極17A而形成接觸窗a。最後形 成晝素電極19於晝素區之絕緣層12C上，且晝素電極19 經由接觸窗A電性連接至控制該晝素區的電晶體之部分没 極 17A。 雖然上述結構可解決Cpd的問題，但由於資料線17β 和遮叙電極18亦稱共通電極（common electrode)之重疊 面積增加，兩者之間的電性輕合將使資料線的寄生電容延 0 遲問題惡化。 一綜上所述’目前亟需在不大幅更動現有機台及製程的 鈉k下同時改善Cpd及共通電極(c〇mm〇n une)與資料線 (data line)之間的寄生電容之結構。 【發明内容】 ° 本發明提供一種一種形成陣列基板的方法，包括提供 基板，形成第-圖案化導電層於基板上以定義開極線、間 極、與第-資料線及其一端具第一資料線接觸塾；形成第 ❹一絕緣層於第—圖案料電層上；形成㈣化半導體通道 層於閘極上，移除部分第_絕緣層，以露出部份第一資料 線接觸墊；形成第二圖案化導電層，以同時定義源極/没極 於半導體通道層上，以及第二資料線及其一端具有第二資 料線接觸墊’其中第二資料線跨過閑極線，且第二資料線 與閘極線相交處隔有第一絕緣層；形成第二絕覆 二圖案 :化導電層;形成第三圖案化導電層於第一資【線: 第-身料線上，其中第一資料線與第三圖案化導電層之間 隔有第-絕緣層與第二絕緣層；形成第三絕緣層覆蓋第三 201042345 圖案化導電層、第二資料線、源極/汲極、及第二絕緣層； 移除汲極上之部分第二絕緣層及第三絕緣層，露出部份汲 極，以形成接觸窗；以及形成晝素電極覆蓋第三絕緣層並 經由接觸窗電性連接至露出之部份汲極。 本發明更提供一種陣列基板，包括晝素區位於基板 上，係由閘極線與第一資料線及第二資料線定義而成，其 中第一資料線之一端與第二資料線電性連接，第二資料線 跨過閘極線，且第二資料線與閘極線相交處隔有第一絕緣 0 層；薄膜電晶體，包括閘極連接至閘極線、半導體通道層、 以及源極/汲極；第一絕緣層，位於第一資料線及閘極上； 第二絕緣層，位於第二資料線、第一絕緣層、源極/汲極、 及部份半導體層上，並露出部份汲極；遮避電極，位於第 一資料線及/或第二資料線上，其中部分電極與第一資料線 之間隔有第一絕緣層及第二絕緣層；第三絕緣層，覆蓋遮 避電極及第二絕緣層，並露出部分汲極；以及晝素電極， 覆蓋晝素區之部分第三絕緣層並電性連接汲極。 Q 【實施方式】 為解決習知技藝的問題，本發明提供一種陣列基板的 結構，其上視圖如第2圖所示，且第2圖中切線A-A’、 B-B’、與C-C’之剖視圖均圖示於第3G圖中。 為形成上述結構，首先提供基板20。接著形成圖案化 導電層101於基板20上如第3A圖所示，此圖案化導電層 101定義出閘極線21A、與閘極線21A電性連接之電晶體 閘轉21B、第一資料線21C及其一端具第一資料線接觸墊 21D，且第一資料線及其一端之第一資料線接觸墊係同時 201042345 定義完成，且接觸整亦可因設計不同’而位於資料線的各 端。形成第一圖案化導電層101的方式包括先於基板100上形 成第一導電層（未圖示），並將第一導電層（未圖示）圖案化。上 述之基板20之材質可為透光材質如玻璃、石英或其它透明 材質、不透光材質如掏瓷、晶圓或其它不透明材質、或可 撓性材質如塑膠、橡膠、聚酯、聚碳酸醋或其它可撓性材 質。圖案化導電層1〇丨可為金屬如鈦、钽、銀、金、翻、 銅、銘、、鈦、鶴、絡、姥、銖、舒、钻、其他合適金 ❹ 屬、或上述合金；金屬氧化物如銦錫氧化物（indium tin oxide, ITO)、銦鋅氧化物(indium zinc oxide，IZO)、或上述之多層 結構。 接著如第3B圖所示’以閘極絕緣層22A覆蓋圖案化 導電層101後，於閘極21B上方之閘極絕緣層22A上形成 半導體通道層23。在本發明一實施例中，可視情況需要進 一步形成歐姆接觸層25於半導體通道層23上。閘極絕緣 層22A之材質可為有機材質如光阻、有機矽化合物、或其 〇 它有機材質、無機材質如氮化石夕、氧化石夕、氮氧化石夕、碳 氧化矽、碳化矽或其他無機材質、或上述材質之組合。半 導體通道層23 —般為半導體層如非晶矽、多晶石夕、微晶 矽、單晶矽、或上述材料之組合，其形成方式可為化學氣 相沉積法(CVD)、電漿增強化學氣相沉積法(PECVD)、快速 昇溫式化學氣相沉積法(RTCVD)、超高真空化學氣相沉積 法(UHV/CVD)、或分子束蠢晶成長法_E)。歐姆接觸層 25 —般為掺雜矽，可視情況需要選擇n型或卩型掺雜。 另外’开>成半導體通道層23的方法包括以下步驟。首先， 201042345 於閘極絕緣層22A上形成非晶料半導體材料層(未圖示），並 可選擇性進行摻雜製程，以於半導體材料層(未圖示)之上表面 形成I姆接觸材料層(未圖示），然後，圖案化半導體材料層(未 圖不）’以形成位於閘極112上方之半導體通道層23及其上表 面之^姆接觸層25。接下來的說明將以具有歐姆接觸為例 來說明。 …接著如帛3C圖所* ’移除部份閉極絕緣層22八，以形 成第接觸齒Β並露出部分第一資料線一端之接觸塾 2=移除閘極絕緣層22Α方式為一般微影製程配合乾蝕 刻或濕敍刻。 接著请參考第3D圖及第2圖，於閘極絕緣層22Α'半 w及歐姆接觸層^上形成第二圖案化導電 、°具體而言’形成第二圖案化導電層1G3的方式例 電極，緣層22Α以及歐姆接觸層25上形成第二導 二圖幸化Γ雪/將第二導電層（未圖示)圖案化，以形成第 Ο :進二t 。值得注意的是，在第二導電層(未圖 移除Γ詳r之的部分的歐姆接觸層25會一併地被 形成第5斜’/ 電層（未圖示）被圖案化之後，會 27D、择'll’、⑽及其一端具有第二資料線接觸墊 =、源極與汲極27B，且第二資料線 = 線接觸墊係同時定義完成，且接觸塾亦可因設計

各未被源極以及汲極27B 暴露止被移除’直到部分的半導體通道層”被 由第3D圖及第2 Hi甘λ· σ ’第二資料線接觸墊27D與 8 201042345 第第一資料線第一資料線第一資料線接觸墊21D，經由第 一接觸窗B而電性連接，且第二實料線27A並跨過閘極線 21A以連接另一晝素之第一資料線接觸墊（未圖示）。由第 • 3D圖之D-D’切線可知，第二資料線27A與閘極線相交重 疊的部份隔有閘極絕緣層22A。在這必需說明的是，第一 資料線21C與第二資料線27A之間的長度比例約介於1:1 至15:1之間，且以第一資料線27A的長度越長於第二資料 現為最佳，例如第一資料線21C與第二資料線27A之間的 0 長度比介於13:1至15:1之間。當後續形成之共通電極（或 稱遮蔽電極)與第二資料線27A之重疊比例比起第一資料 線較低時，可有效減少資料線與共通電極之間的寄生電 容。上述之第二圖案化導電層103可為金屬如鈦、组、銀、 金、始、銅、銘、雜、鈦、鶴、絡、姥、銖、釕、銘、或 其它金屬、上述之合金、或上述之多層結構。 接著如第3E圖所示，於閘極絕緣層22A上形成絕緣層 22B，以覆蓋第二圖案化導電層103。形成絕緣層22B之方 〇 法包括先於基板100上形成覆蓋於閘極絕緣層22A以及第 二圖案化導電層103上之第二介電層（未圖示）。接下來， 形成遮蔽電極28於第一資料線21C、第一資料線接觸墊 21D、及第二資料線27A上。形成遮蔽電極28的方法包括 先形成覆蓋於絕緣層22B上之第三層導體層（未圖示），並 將第三導電層（未圖示）圖案化。 絕緣層22B之材質選擇及形成方法類似閘極絕緣層 22A，兩者可採用相同或不同材質。在本發明一實施例中， 閘極絕緣層22A及絕緣層22B之總厚度介於6000μπι至 9 201042345 12〇ΟΟμπι，或介於4000μιη至7000μπι。在本發明另一實施 例中’絕緣層22Β之厚度介於1500μιη至6000μπι，其中以 厚度介於3000μπι至4000μιη較佳。遮蔽電極28之材質選 擇類似前述之圖案化導電層。遮蔽電極28電性連接共通電 極，所以兼具共通電極之作用，其共通電位可遮蔽資料線 電場並降低Cpd效應以改善串音問題。與習知技藝相較， 其資料線17B及遮蔽電極18之間只有單一絕緣層12B如 第1B圖所示。本發明之資料線段的主要部份第一資料線 〇 21c與遮蔽電極28之間隔有閘極絕緣層22A及22B，可減 少兩者之間的耦合效應，並降低資料線的寄生電容延遲的 問題。另一方面，由於第一資料線21C與遮蔽電極28之間 隔有兩層絕緣層，更可減少兩電極層之間線路短路的機 率，進而增加產品良率。 接著如第3F圖所示’於遮蔽電極28及絕緣層22B上 形成保護層22C，接下來移除部份之絕緣層22B及其下之 保”蒦層22C ’形成第二接觸窗c以露出電晶體之部分波極 Ο 27B。保護層22C之组成及形成方法類似於閘極絕緣層22A 及絕緣層22B，可採用相同或不同之材料。 最後如第3G圖所示，於保護層22C上形成畫素電極 29、以使晝素電極29 S藉由第二接觸窗c與汲極27B電 连連接。晝素電極29的形成方式可以是於保護層22C上形 成姻踢氧化物、10鋅氧化物或是其他材質的透明導體層（未 圖不=並將透明導體層（未圖示）圖案化以形成晝素電極29。 晝素電極29之材質為透明導體層，.較佳為銦錫氧化 物鋼鋅氧化物、！呂鋅氧化物 '鎮錫氧化物、或上述材質 201042345 之組合。如第3G圖之B-B’切線所示，晝素電極29、絕緣 層22C、與遮蔽電極28重疊之部份可構成儲存電容。由於 第一資料線21C與遮蔽電極28之間隔有兩層絕緣層，也就 是閘極絕緣層22A及絕緣層22B，除了可以減少導體層之 間的偶合效應、串音等問題，例如降低第一資料線21C和 遮蔽電極28之寄生電容延遲、第一資料線21C與晝素電極 29之間串音等問題外，更可減少兩電極層之間線路短路的 機率，進而增加產品良率。 雖然本發明已以數個較佳實施例揭露如上，然其並非 用以限定本發明，任何熟習此技藝者，在不脫離本發明之 精神和範圍内，當可作任意之更動與潤飾，因此本發明之 保護範圍當視後附之申請專利範圍所界定者為準。

11 201042345 【圖式簡單說明】 第1A圖係習知技藝中，陣列基板之上視圖； 第1B圖係習知技藝中，陣列基板之剖視圖； 第2圖係本發明一實施例中，陣列基板之上視圖；以 及 第3A-3G圖係本發明一實施例中，形成陣列基板之製 程剖視圖。 【主要元件符號說明】 10、 20〜基板； 11、 21A〜閘極線； 12A、12B、12C、22B、22C〜絕緣層； 13、23〜半導體通道層； 15、25〜歐姆接觸層； 17A、27B〜源極/汲極； 17B〜資料線； ❹ 18、28〜遮蔽電極； 19、29〜晝素電極； 21B〜閘極； 21C〜第一資料線； 21D〜第一資料線接觸墊； 22A〜閘極絕緣層； 27A〜第二資料線； 27D〜第二資料線接觸墊； 100、200〜晝素區； ’ 12 201042345

101〜圖案化導電層； 103〜第二圖案化導電層； A〜接觸窗； B〜第一接觸窗； C〜第二接觸窗。 13

Claims (1)

1. 201042345 七、申請專利範圍： 1. 一種形成陣列基板的方法，包括: 提供一基板； 第一資料線接 形成一第一圖案化導電層於該 線、-閘極、與-第—資料線及其—端具以義1極 觸墊； 形成一第一絕緣層於該第一圖案化導電層上； 形成一圖案化半導體通道層於該閘極上；， 0接=除該部分該第—絕緣層，以露出部份該第—資料線 j帛―圖案化導電層，以同時定義—源極/沒極於 =+導體通道層上’以及—第二資料線及其—端具有第二 j線接觸墊’其中該第二資料線跨過該閘極線，且該 -資料線與該閘極_交處隔有該第—絕緣層； 形成一第二絕緣層覆蓋該第二圖案化導電層； 〇 “开7成第一圖案化導電層於該第一資料線與該第二資 ^上，其相[資料線與該第三瞧化導電層之^ 有該第-絕緣層與該帛二絕緣層； =欠、、、形成一第三絕緣層覆蓋該第三圖案化導電層、該第二 貝料線、該源極/汲極、及該第二絕緣層； •移除該汲極上之部分該第二絕緣層及該第三絕緣層， 路出部份該汲極，以形成-接觸窗；以及 形成畫素電極覆蓋該第三絕緣層並經由該接觸窗電 連接至路出之部份没極。 2.如申請專利範圍第1項所述之形成陣列基板的方 14 201042345 法，其中該第一絕緣層與該第二絕緣層包括氮化矽、氧化 石夕、氮氧化石夕、碳化矽、或上述材質之多層結構。 3. 如申請專利範圍第1項所述之形成陣列基板的方 法，其中該第一絕緣層與該第二絕緣層之組成及/或不同。 4. 如申請專利範圍第1項所述之形成陣列基板的方 法，其中該第二絕緣層之厚度介於1500μιη至6000μιη。 5. 如申請專利範圍第1項所述之形成陣列基板的方 法，其中該第二絕緣層之厚度介於3000μπι至4000μιη。 ^ 6.如申請專利範圍第1項所述之形成陣列基板的方 法，其中該第一絕緣層及該第二絕緣層之總厚度介於 6000μιη 至 12000μιη。 7. 如申請專利範圍第1項所述之形成陣列基板的方 法，其中該第一絕緣層及該第二絕緣層之總厚度介於 4000μιη 至 7000μπι。 8. 如申請專利範圍第1項所述之形成陣列基板的方 法，更包括形成一歐姆接觸層於該半導體通道層與該源極/ Q 汲極之間。 9. 如申請專利範圍第1項所述之形成陣列基板的方 法，其中部分該晝素電極和該圖案化第三導電層重疊。 10. 如申請專利範圍第9項所述之形成陣列基板的方 法，其中該圖案化第三導電層、該第三圖案化導電層上方 之該第三絕緣層、及和第三圖案化導電層重疊之部分晝素 電極形成一儲存電容。 .11.一種陣列基板/包括： 一基板； 15 201042345 一晝素區位於該基板上，係由一閘極線與一第一資料 線及一第二資料線定義而成，其中該第一資料線之一端與 織第二資料線電性連接’該第二資料線跨過該閘極線，且 該第一= 貝料線與該閘極線相交處隔有一第一絕緣層； 一薄膜電晶體，包括一閘極連接至該閘極線、一半導 體通道層、以及一源極/汲極； 一第一絕緣層，位於該第一資料線及該閘極上； 一第二絕緣層，位於該第二資料線、該第一絕緣層、 〇 該源極/汲極、及部份該半導體層上，並露出部份該汲極； 一遮蔽電極，位於該第一資料線及/或該第二資料線 上，其中部分該電極與該第一資料線之間隔有該第一絕緣 層及該第二絕緣層； 一第二絕緣層，覆蓋該遮蔽電極及該第二絕緣層，ϋ 露出部分該汲極；以及 一畫素電極’覆蓋該晝素區之部分該第三絕緣層並電 性連接該没極。 Ο 12.如申請專利範圍第u項所述之陣列基板，其中該第 一絕緣層與該第二絕緣層包括氮化矽、氧化矽、氮氧化矽、 石反化矽、或上述材質之多層結構。 13. 如申請專利範圍第11項所述之陣列基板，其中該第 一絕緣層與該第二絕緣層之組成及/或不同。 14. 如申請專利範圍第η項所述之陣列基板，其中該第 一絕緣層之厚度介於1500μπι至6000μιη。 15. 如申請專利範圍第12項所述之陣列基板，其中該第 一絕緣層之厚度介於3000μιη至4000μιη。 16 201042345 16. 如申請專利範圍第11項所述之陣列基板，其中該第 一絕緣層及該第二絕緣層之總厚度介於6000μιη至 12000μπι。 17. 如申請專利範圍第11項所述之陣列基板，其中該第 一絕緣層及該第二絕緣層之總厚度介於4000μιη至 7000μπι。 18. 如申請專利範圍第11項所述之陣列基板，更包括形 成一歐姆接觸層於該半導體通道層與該源極/汲極之間。 0 19.如申請專利範圍第11項所述之陣列基板，其中部分 該晝素電極和該電極重豐。 20. 如申請專利範圍第19項所述之陣列基板，其中該電 極、該電極上方之該第三絕緣層、及和電極重疊之部分晝 素電極形成一儲存電容。 21. 如申請專利範圍第11項所述之陣列基板，其中部該 電極和部分該晝素區重疊。 〇 17