SU932636A2 - Устройство дл обнаружени ошибок - Google Patents

Description

(5) УСТРОЙСТВО дл  ОБНАРУЖЕНИЯ ОШИБОК

Изобретение относитс  к технике передачи данных, может использоватьс  в устройствах защиты от ошибок в системах передачи данных с многократным повторением. , .

По основному авт. св. № 517173 известно устройство дл  обнаружени  ошибок, содержащее входной блок, выход которого подключен к входу блока фазировани , а через стробирующий блок и первый счетчик несовпадений - к входу первой схемы совпадени , к второму,входу которой подключен выход стробирующего блока через второй счетчик несовпадений, второй выход которого подключен к входам блока обнаружени  ошибок и региетра пам ти, соединенного с выходом схемы сборки, при этом тактовый выход блока фазировани  подключен к второму входу стробирующего блока, интегратор, дешифратор и втора  схема совпадени , при этом выход интегратора подключен к первому входу схемы сборки, а через последовательно соединенные дешифратор и вторую схему совпадени  к второму входу схемы сборки, выход блока фазировани  через последовательно соединенные первую схему совпадени  и интегратор подключен к второму входу дешифратора.

Однако известное устройство не обеспечивает контроль работоспособности .

10

Цель изобретени  - повышение точности обнаружени  путем контрол  работы блока обнаружени  ошибок.

Указанна  цель достигаетс  тем,

«5 что в известное устройство веедены последовательно соединенные инвертор, треть  схема совпадени  и счетчик ошибок, при этом выходы дешифратора, блоки обнаружени  ошибок и счетчик

Claims (1)

1. га ошибок соединены соответственно с входом инвертора, с вторым входом третьей схемы совпадени  и с третьим входом схемы сборки. На чертеже приведена структурна  электрическа  схема устройства. Устройство содержит входной блок I,блок 2 фазировани , стробирующий блок 3, счетчик Ц несовпадений, схему 5 совпадени , счетчик 6 несовпадений , блок 7 обнаружени  ошибок, регистр 8 пам ти, схему 9 сборки, интегратор 10, дешифратор 11, схемы 12 и 13 совпадени , инвертор 14 и счетчик 15 ошибок. Устройство работает следующим образом . Двоичные сигналы кодовых комбинаций подаютс  последовательно,начина  с информационных разр дов с входа устрой ства на входной блок 1, где преобразуютс  в соответствующий вид, согласуютс  по току и напр жению с входом и подаютс  на блок 2 и стробирующий блок 3. Блок 2 формирует стробирующие импульсы, которые подаютс  на соответствующий вход стробирующего блока 3 дл  формировани  кодовых последовательностей . В счетчиках t и 6 анализируютс  кодовые последовательности противоположных пол рностей, причем на информационном выходе счет чика 6 образуютс  значени  позиций кодовых последовательностей. Если какой-либо разр д последовательности искажен помехой, на вспомогательных выходах счетчиков t и 6 образуютс  двоичные сигналы, которые поступают на схему 5 совпадени  указанных сигн лов с разрешающим сигналом блока 2, присутствующим на врем  приема инфор мационных разр дов кодовых последова тельностей. Если помехой искажены сигналы обоих пол рностей, на выходе схемы 5 образуютс  сигналы стирани , поступающие на вход интегратора 10, представл ющий собой двоичный счетчик или регистр сдвига. Сигналы всех разр дов интегратора 10 поступают на соответствующие входы дешифратора II.При искажении хот  бы одного информационного разр да в кодовой последовательности , на выходе дешифратора 11 по вл етс  сигнал, который поступает на вход схемы 12, а через инвертор 1 - на вход схемы 13 совпа дений . С информационного выхода счетчика 6 выдел емые достоверные кодовые раз р ды поступают в регистр 8 дл  хране ни  на врем  декодировани , а также В блок 7 дл  обнаружени  ошибок за счет избыточности примен емого кода. Если в интегратор 10 не, поступали сигналы о недостоверности информационных разр дов, с выхода дешифратора 11 поступает сигнал запрета и сигнал блока 7 не проходит через схему 12 на схему 9 и стирание информации в регистре 8 не происходит. С другой стороны , если число недостоверных символов таково, что в старшем разр де интегратора 10 находитс  единица, то .даже при отсутствии сигнала с блока 7 обнаружени  ошибок происходит стирание информации, так как старший разр д интегратора подключен к схеме 9В остальных случа х стирание информации происходит по сигналам блока 7 или счетчика 15- Сигнал счетчика 15 по вл етс , если блок 7 несколько раз подр д выдает сигнал при отсутствии недостоверных разр дов в кодовой последовательности . В этом случае схема 13 открыта сигналом с инвертора Т и сигналы блока 7 проход т на счетчик 15 разр дность которого выбираетс  исход  из требований помехоустойчивости при приеме кодограммы, состо щей из нескольких кодовых комбинаций. Устройство позвол ет обнаруживать ошибки за счет помех в канале св зи, а также неисправности схемы кодировани  при передаче схемы декодировани  в самом устройстве и контролировать правильность установки адресов при использовании устройства в системах с адресным разделением абонентов по виду избыточного кода. Формула изобретени Устройство дл  обнаружени  ошибок по авт. св. ff 517173i отличающеес  тем, что, с целью повышени  точности обнаружени  путем контрол  работы блока обнаружени  ошибок, введены последовательно соединенные инвертор, треть  схема совпадени  и счетчик ошибок, при этом выходы дешифратора, блока обнаружени  ошибок и счетчика ошибок соединены соответственно с входом инвертора , с вторым входом третьей схемы совпадени  и с третьим входом схемы сборки.