SU1690202A1 - Декодер кодов Рида-Соломона - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Использование его в системах передачи информации по каналам с 0-ичны- ми сигналами позвол ет повысить помехо22 liba-гч защищенность декодера, содержащего регистр 1 прин того кодового слова, регистр 2 выбранных кодовых символов, блок 3 преобразовани  кодов, регистр 4 надежностей кодовых символов, блок 5 определени  индексов максимальных надежностей, регистр 6 выбранных индексов и регистр 10 декодированного слова. Благодар  введению регистра 7 выбранных надежностей, блока 8 поразр дного сравнени , ключа 9, регистра 11 копии, кодера 12 кода Рида-Соломона (п, к), компаратора 13, счетчика 14 нисла различий, блока 15 управлени , кольцевого сдвигового регистра 16, блока 17 сравнени  с единицей и элементов 18 и 19 разв зки в декодере обеспечиваетс  исправление одной или двух ошибок и n-k стираний . 1 з.п. ф-лы, 3 ил. (Л С Os о о ю о ю

Description

Изобретение относи с  к вычислительной технике и меже быть использовано в системах передачи мнфс рмацчи по канепам с Q-ичными сигналами, а такл.е в .очестве внешнего декодера каскадных кодов.

Цель изобретени  - повышение помехозащищенности декодера.

На фиг. 1 приведена функциональна  схема декодера; на фиг, 2 и 3 - выполнение соответственно блока управлени  и блока преобразовани  кодов.

Декодер кодов Ридг-Соломона (PC) содержит регистр 1 прин того кодового слова, регистр 2 выбранных кодовых символов блок 3 преобразовани  КОДОБ, регистр 4 чадежнс- сти кодовых символов, блок 5 определени  индексов максимальных надежносгеР, регистр 6 выбранных индексов, регистр 7 вы- бранных надежности, бюкб поразр дного сравнени , ключ 9, регистр 10 декодирован- ного слова, регистр 11 копии, кодер 12 кода PC, компаратор 13. счетчик 14 числа различий , блок 15 управлени , кольцевой сдвиговый регистр 16, блок 17 сравнени  с единицей, первый у второй элементы 18 и

19разв зки. На фиг 1 обозначены первые и вторые информационные входы 20 и /1 и входы 22 констант, Цеги тактировани  и начальной установим ье. показаны. Разр дность соединений обозначена возле косой черты, пересекающей соответствующую линию (фиг. 1),

В основе работы декодера лежит следующий вновь разрабс ганг ый алгоритм быст рого декодировани  кода PC (о, к), где п - длина кодового слова, k - число информационных символов. Ил сакг-лз св зи на ВХОДУ

20v, 21 декодера поступает 0-ичные символы кодового слоза м значени  надежности ГфИНР э) СИМВОЛОВ КОДОВ ЗГС-

слова. По величине1 надежности отбиоаготск k+ д наиболее надечных символов пр№Ј-- того кодового слозэ, Этим символам став тс  з соответствие го -ки проективной плоскости PG 12,q i где q2 + q +1 k+ Q, д q + 1 следующем образом. Запись пр мей PG S2,q I представл ет собой последовательность О и Г, состо ща  из k + J- д элементов, примем нвдевьы: злеуен ам соответствует информационный иаэзр, Циклически сдвига т зт, пссле ователь- HOCTSJ ч б раз относительно списк отобранных симвопо з кодойо о слоза, получаем проективную плоскоегн. пр мыми которой  вл ютс  BCiJ чозмож -ые кодррые слова, получаемые при кзждог i сдвиге последовательности путем преобразований из системы остаточных КЛ-ЧСССЕ в обэЕщен- но-гозиционную с/ -лсну vt мз абобщвиигэпозицмониой системы в позиционную систему f, последующего кодировани  кодом PC (n, k) различных информационных наборов , поступающих с выхода блока 3 преобразовани  кодов.

По определению проективной геометрии через любые две различные точки проходит единственна i . Указанное обсто тельство гарантирует исправление двух ошибок при перебрре k + д пр мых и исправление n-k стираний. Перебор 6+1 пр мой позвол ет исправить одну ошибку.

Таким образом осуществл етс  полный или частичный перебор, в зависимости от состо ни  канала св зи, максимум за k -f + д циклических сдвигов последовательности , позвол ющий исправить одну или две ошибки и n-k стираний.

Блок 15 управлени  (фиг. 2) содержит формирователь 23 импульса, первый элемент 24 задержки, регистр 25 числа различий , регистр 26 копии, компаратор 27, первый сумматор 28, переключатель 29, счетчик 30 циклов, дешифратор 31, второй сумматор 32, второй элемент 33 задержки и элемент 34 разв зки, На фиг. 2 обозначейы первые, второй и третий входы 35-37 и пер- вый-четЕ 5;:ть й выходы 38-41.

Блок 3 преобразовани  кодов служит дл  преобразовани  из сипемы остаточных классов в сообщенную позиционную систему , а из нее - а позиционную систему. Блок 3 содержит (фиг. 3) блок 41 оперативной пам ти, тактовый генератор 42, первый   второй арифметико-логические блоки (АЛБ) 43 и 44 и блок 45 микрокомандного управлени , выполненный ьа ПЗУ. Первый АЛБ 43 содерхит группу регистров 46, сумматоры &1 в поле GF(Q) и делитель 48 s поле GF(Q). Второй АЛБ 44 содержат регистров 49, умножитель 50 в поле GFfQ) и сумматор 51 в поле GF(Q).

Блок 5 определени  индексов максимальных надежное ей может быть выполнен нз ПЗУ. Кодер 12 кода PC выполн етс  по любому возможному варианту. Формирователь 23 импульса представл ет собой ждущий мультивибратор.

Декодер ходов PC функционирует следующим , б разом.

Двоична  последовательность, содер- жащал к д элементов, поступает на вход 22 ко.:стзнт и записываетс  s кольцевой сдвиговый регистр 16.

Жесткие значени  символов кодового глава поступают на первые информационные входы 20 и записываютс  в регистр 1, одновременно значени  надежности симво- лов прин того кодового слова поступают на

вторые информационнее- еходы 21 и записываютс  в регмегр 4, с выхода которого значени  надежности поступает з блок 5, где определ ютс  индексы k + д наиболее надежных символов кодового слова.

Отобранные k + д индексы поступают и записываютс  в регистр 6. с разр дных выходов которого управл ющие сигналы поступают на соответствующие разр дные входы управлени  перезаписью регистров 1 и 4, при этом с разр дных выходов регистра 4k + д значений надежности поступают на разр дные информационные входы регистра 7, с разр дных виходос /спорого выбранные значени  надежности поступают на разр дные входы блока 8 пор зр дного сравнени . Одновременно с разр дных выходов регистра 1 выбраннь е символы кодового слова поступаю на разр дные информационные входы регистра 2.

При невыполнении услови  сравнени  с выхода Не равно блока 8 на входы разрешени  перезаписи регистров 1, 2 и б поступает сигнал управлени , в результате происходит следующее (процедура № 1).

С разр дных выходов регистра 16, содержащих нулевые элементы последовательности , на разр дные входы разрешени  перезаписи в регистрах 2 и 6 поступают сигналы, при этом с поспегоаательных выходов регистров 2 м 6 разрешенные разр ды поступают на первые зхсшы (жестких значений) и вторые (инде сс:-:ь-е) зходы блока 3 преобразовани  кодов, одновременно с последовательных оыхоп,ое регистра 1 на входы компаратора 13 поступает кодовое слово, прин тое из чанала св зи.

С выходов блока 3 декодированный ин-- формационный набор поступает на входы регистра 10 декодированного слова, с выходов которого информационный набор поступает на входы кодера 12 кода PC, с выходов которого кодовое слово поступает на другие входы компаратора 13, с выхода которого информаци  о посимвольном различии поступает на вход счетчика 14 числа различий.

С выхода счетчика 14 число различий поступает через первые входы 35 блока 15 управлени  на входы регистра 25 числа различий , м на первом цикле через разр дные входы поступает в регистр 26 копии, с последовательных выходов которых числа различий поступают на входы компаратора 27, с выходов которого сигнал ™ или или f поступает на входы сумматора 28. Кроме того, сигнал с выхода Т компаратора 27 поступает через вентиль 34 на вход разре- шени  считывани  регистра 25 и непосредf . очно через четвертый выход 1 блока 15 - о : вход разрешени  считывани  регистра Ui при этом через разр дные зходы в ре- .- чгр 11 копии записываетс  декодирован- s tjfi информационный набор.

С выхода сумматора 28 через первый г :- хнутый контакт переключател  29 сиг- iiif, поступает на вход счетчика 30 циклов. Затем выполн етс  следующее (процедура

0 2).

С выходов счетчика 30 циклов сигнал ft о с, п/пает на входы дешифратора 31 и через i умматор 32 - на первый выход 38 блока 15 управлени , соединенный с входом управ5 пени  сдвигом кольцевого регистра 16, при -.том происходит циклический сдвиг последовательности , а с выхода старшего разр да дешифратора 31 сигнал поступает через ВТОРОЙ выход 39 блока 15 управлени  на

0 зход разрешени  считывани  регистра 11 копии, с выхода которого на выход декодера гюс гул зет декодированное кодовое слово, а гакже с выхода старшего разр да дешифратора 31 сигнал поступает через элемент 33

5 задержки и третий выход 40 блока 15 управлени  на входы сброса всех регистров, кроме регистра 16.

При выполнении услови  сравнени  с выхода Равно 1 блок 8 на управл ющий

0 чход ключа 9 поступает сигнал, открывающий ключ S. При этом содержимое первого разр да регистра 16 поступает на вход бло- .в 17 сравнени  с единицей.

Пси выполнении услови  сравнени  с

5 :. Равно блока 17 сигнал поступает на входы разрешени  перезаписи регистров 1, 2, 6 и через второй вход 36 блока 15 управлени  на вход разрешени  считывани  регистра 25. Далее следует процедура

0 № 1.

При невыполнении услови  сравнени  с выхода Не равно блока 17 сигнал поступает через третий вход 37 блока 15 управлени  на вход формировател  23 импульса, с вы5 хода которого импульс поступает на управл ющий вход переключател  29, и через элемент 24 задержки через замкнутый второй контакт переключател  29 импульс поступает на вход счетчика 30 циклов. Далее

0 следует процедура Ns 2.

При использовании кода PC (31, 15) в декодере обеспечиваетс  энергетический выигрыш кодировани  1,5 дБ по сравнению с прототипом дл  случа , когда в канале с

Claims (2)

1. 5-ортогональными сигналами веро тность ошибки Рс - на кодовое слово. Формула изобретени  1. Декодер кодов Рида-Соломона, содержащий регистр прин того кодового слова , информационные входы которого

    вл ютс  первыми информационными входами декодера, а разр дные выходы соединены с соответствующими информационными входами регистра выбранных кодовых символов, выходы которого подключены к первым входам блока преобразовани  кодов, выходы которого соединены с информационными входами регистра декодированного слова, регистр иадежностей кодовых символов информационные, входы которого  вл ютс  вторыми информационными входами декодера, а последовательные выходы соединены с входами блока определени  индексов максимальных надежностей , выходы которого подключены к информационным входам регистра выбранных индексов, разр дные и последовательные выходы которого соединены соответственно с разр дными входами управлени  перезаписью регистра прин того кодового слова ч вторыми входами блока преобразовани  кодов, отличающий- с   тем, что, с целью повышени  помехозащищенности декодера, в него введены кольцевой сдвиговый регистр, регистр выбранных надежностей, блок поразр дного сравнени , ключ, блок сравнени  с единицей , элементы разв зки, одер кода Рида- Соломона, компаратор счетчика числа различий, регистр копии и блок управлени , первый выход которого соединен с входом управлени  сдвигом кольцевого сдвигового регистра, информационные входы которого  вл ютс  входами констант декодера, а разр дные выходы подключены к разр дным входам управлени  перезаписью регистра выбранных кодовых символов и регистра выбранных индексов, последовательные выходы регистра прин того кодового слова и регистра декодированного слова подключены соответственно непосредственно и через кодер кода Рида-Соломона к-первым и вторым входам компаратора, выход которого соединен с входом счетчика числа различий , выходы которого подключены к первым входам блока управлени , второй выход которого соединен с входом разрешени  считывани  регистра копии, разр дные входы управлени  перезаписью регистра надежностей кодовых символов подключены к соответствующим разр дным выходам регистра выбранных индексов, разр дные выходы регистра надежностей кодовых символов соединены с информационными выходами регистра выбранных надежностей, выходы которого подключены к соответствующим входам блока поразр дного сравнени , выходы Не равно и Равно которого соединены соответственно с входом первого элемента разв зки и управл . ющим входом ключа, информационный вход которого подключен к выходу первого разр да кольцевого сдвигового регистра, выход ключа соединен с входом блока

   сравнени  с единицей, выход Равно которого подключен к входу второго элемента разв зки и второму входу блоха управлени , третий выход которого соединен с входами обнулени  регистра выбранных надежно0 стей, регистра надежностей кодовых симво- лов, регистра выбранных индексов, регистра прин того кодового слова, регистра выбранных кодовых символов, регистра декодированного слова и оегистра копии,

   5 выходы элементов разв зки объединены и подключены к входам разрешени  перезаписи регистра выбранных индексов, регистра прин того кодового слова и регистра выбранных кодовых символов, выход Не

   0 равно блока сравнени  с единицей соединен с третьим входом блока управлени , четвертый выход которого подключен к входу разрешени  считывани  регистра декодированного слова, разр дные выходы

   5 которого соединены с информационными входами регистра копии, выход которого  вл етс  выходом декодера.
2. 2. Декодер по п. 1,отличающийс  тем, что Ьлок управлени  содержит компа0 ратор, сумматоры, переключатель, формирователь импульса, элементы задержки, счетчик циклов, дешифратор, элемент разв зки , регистр копии и регистр числа различий , информационные входы которого

   5 - вл ютс  первыми входами блока, а управл ющий вход объединен с входом элемента разв зки и  вл етс  вторым входом блока, последовательные - и разр дные выходы регистра числа различий соединены соот0 ветственно с первыми входами компаратора и входами регистра копии, выходы которого подключены к вторым входам компаратора , выходы Больше и Равно которого соединены с первым и вторым входами

   5 первого сумматора, выход которого подключен к первому информационному входу переключател , вход формировател  импульса  вл етс  третьим входом блока, выход формировател  импульса через пер0 вый элемент задержки и непосредственно сЪединен соответственно с вторым информационным и управл ющим входами переключател , выход которого подключен к входу счетчика циклов, выходы которого со5 единены с входами дешифратора, выходы разр дов которого, кроме старшего, подключены к входам второго сумматора, выход которого  вл етс  первым выходом блока, выход старшего разр да дешифратора соединен с входом второго элемента задержки

   и  вл етс  вторым выходом блока, выход второго элемента задержки  вл етс  третьим выходом блока, выход Меньше компаратора подключен «третьему входу первого сумматора, входу элемента разв зки и  вл етс  четвертым выходом блока,

   W

   фиг. i

   }

   45

   $