SU789992A1 - Устройство дл вычитани - Google Patents

Description

Изобретение относитс  к вычислительной технике и предназначено дл  вычитани  двоичных чисел. Известно устройство дл  вычитани  содержащее два регистра (уменьшаемого и вычитаемого и одноразр дный вы читатель на три входа 1}. Недостатком такого устройства дл  1 вычитани   вл етс  сложность реализации вычитател . Известно устройство дл  вычитани  содержащее два регистра, счетчик, два триггера, блок формировани  дополнительного кода, сумматор и логические элементы 2. Недостатком этого устройства .вычитани   вл етс  относительна  сложность его реализации. Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  вычитани , содержащее два регистра, сумматор, первый вход которого соединен с выходом первого регистра, а выход - со входом этого же регистра, два триггера, элемент задержки и элемент И, причем единичный выход первого триггера соединен со вторым входом сумматора и еди ничный вход - с выходом второго регистра , первым входом элемента И и с входом элемента задержки, выход которого подключен к единичному входу второго триггера, единичный выход которого соединен со вторым входом элемента И, выход которого подключен ко входу второго регистра, а нулевые входы обоих триггеров св заны с шиной сброса 3. Недостатком данного устройства  вл етс  его невысокое быстродействие вследствие задержки на один цикл каждой единицы вычитаемого во втором триггере. Нашичие второго триггера и сумматора на три входа в составе устройства также приводит к его усложнению . Цель изобретени  г повышение быстродействи  и упрощение устройства. Поставленна  цель достигаетс  тем, что в устройство дл  вычитани , содержащее два регистра, полусумматор, выход которого соединен со входом первого регистра, триггер, элемент задержки , первый элемент И, первый вход которого соединен с пр мым выходом второго регистра, введены второй элемент И и элемент ИЛИ, выход которого соединен с первым входом полусумматора , причем единичный выход триггера через элемент задержки соединен со

вторым входом полусумматора, единичный вход триггера соединен с первым входом элемента ИЛИ и выходом первого элемента И, второй вход которого додключен к инверсному выходу первого регистра, нулевой вход триггера соединен со вторым входом элемента ИЛИ и с выходом второго элемента И, подключенного первым входом к пр мому выходу первого регистра и вторым входом - к инверсному ёыходу.второго регистра.

Исключение из состава утсройства дл  вычитани  второго триггера, а также замена сумматора на три входа полусумматором позвол ет исключить задержку на один цикл каждой единицы вычитаемого, упростить устройство

На чертеже изображена структурна  схема устройства дл  вычитани .

Устройство дл  вычитани  содержит два регистра 1 и 2, полусумматор 3, триггер 4, элемент 5 задержки, два элемента И 6 и И 7, элемент ИЛИ 8.

Вход регистра 1 соединен с выходом полусумматора 3. Триггер 4 подключен единичным выходом к входу элемента 5 задержки, единичным входо к выходу элемента И б и первому входу элемента ИЛИ 8, кулевым входом к выходу элемента И 7 и второму входу элемента ИЛИ 8, выход которого подключен к первому входу полусумматора 3, второй вход которого соедине с выходом элемента 5 задержки.

Элемент И 6 подключен первым входом к пр мому выходу регистра 2 и вторым входом - к инверсному выходу регистра 1. Элемент И7 подключен первым входом к пр мому выходу регистра 1 и вторым входом - к инверсному выходу регистра 2.

Устройство дл  вычитани  работает следующим-образом.

В исходном состо нии триггер 4 находитс  в нулевом состо нии, в регистр 1 записываетс  последовательны двоичный код умёйьшаемого У, а в регистр 2 - вычитаемого X.

Двоичные коды уменьшаемого и вычитаемого считываютс  одновременно последовательным способом, начина  с младших разр доё, с выходов регистров 1 и 2 соответственно.

До тех пор, пока триггер 4 находитс  в нулевом состо нии, на его единичном выходе действует нулевой сигнал, который через элемент 5 задержки передаетс  на второй вход полусумматора 3. Следовательно, полусумматор 3 при нулевом состо нии триггера 4 передает без изменени  двоичный код, поступающий по его первому входу с выхода элемента ИЛИ 8. Триггер 4 не измен ет своего нулевог состо ни  до тех пор, пока не срабатывает элемент И6.

Таким образом, при нулевом состо нии триггера 4, в младшие разр ды

разности записываютс  единичные коды только в случае срабатывани  элемента И7, выходной сигнал которого через элемент ИЛИ 8 полусумматор 3 записывает в соответствующие разр ды разности единичные коды регистр 1. Элемент И 7 срабатывает только в слу .чае наличи  в соответствующих разар дах единичного кода уменьшаемого и нулевого кода вычитаемого.

Так продолжаетс  до тех пор, пока не срабатывает элемент И 6, на выходе которого сформировываетс  выходной сигнал только в случае наличи  в соответствующих разр дах нулевого кода уменьшаемого и единичного кода вычитаемого. Единичные сигнал с выхода элемента И 6 записываетс  через элемент ИЛИ 8 и полусумматор 3 в соответствующий разр д разности в регистре 1 и, поступа  на единичный вход триггера 4, переводит его в единичное состо ние. Элемент 5 задержки обеспечивает задержку перепада на единичном выходе триггера 4, поддержива  таким образом на втором входе полусумматора 3 нулевой сигнал на врем  записи единичного сигнала с выхода элемента И 6 через элемент ИЛИ 8 и полусумматор 3 в регистр 1.

В следующих разр дах после переход  триггера 4 в единичное состо ние н на втором входе полусумматора 3 действует единичный сигнал единичного выхода триггера 4, который передаетс  через элемент 5 задержки.

Триггер 4 сохран ет единичное состо ние до момента срабатывани  элемента И 7. При единичном состо нии триггера 4 и закрытых элементах И б и И 7 на выходе элемента ИЛИ 8 действует нулевой сигнал, который передаетс  на первый вход полусуммотора 3, на втором входе которого поддерживаетс  единичный сигнал единичным выходом триггера 4.

В это случае в соответствующие разр ды разности в регистр 1 записываютс  с выхода полусумматора 3 единичные коды.

Срабатывание элемента И б при единичном состо нии триггера 4 не измен етс  его единичного состо ни . Однако выходной сигнал- элемента И б, поступа  через элемент ИЛИ 8 на первый вход полусумматора 3, на втором входе которого действует единичный сигнал единичного выхода триггера 4, обеспечивает формирование на выходе полусумматора 3 нулевого кода, который записываетс  в соответствующий разр д разности в регистр 1.

Так продолжаетс  до срабатывани  элемента И 7, выходной сигнал которого через элемент ИЛИ 8 поступает на первый вход полусумматора 3 и сбрасывает триггер 4 в нулевое состо ние. Элемент 5 задержки задерживает еди ничный сигнал единичного выхода триггера 4 на врем  его суммировани  полусумматором 3 с единичным сигналом, поступающим на его первый вход. Полусумматор 3 производит суммирование единичных сигналов, действующих на его первом и втором входах, и формирует нулевой код разности, который записываетс  в соответствующий разр д регистра 1. В следующих разр дах после возврата т иггера 4 в нулевое состо ние на втором входе полусумматора 3 устанавливаетс  нулевой сигнал, который пеУ110001101 X011011000 у 1 триггера 4001010000 У О триггера 4100000101 1 вх.полусуммаlOlOlOlOl тора 3 2 вх.полусумматора 3111100001 у 010110100

Технические преимущества предлагаемого устройства дл  вычитани  по сравнению с известным заключаютс  в повышении быстродействи  и упрощени  устройства.

Действительно, в известном количество циклов вычислений равно количеству единиц кода вычитаемого, а в предлагаемом устройстве дл  вычитани  вычислени  требуетс  один цикл. Следовательно, быстродействие повышаетс  в К-раз, где К - количество единиц кода вычитаемого.

Исключение в предлагаемом устройстве дл  вычитани  второго триггера и замена сумматора на три входа полусумматором позволили по сравнени с известным вдвое сократить аппаратурные затраты.

Claims (4)

1.Справочник по цифровой вычислительной технике. ПсД ред. Малиновского Б.Н. Киев, Техника, 1974,

с. 188, рис. 4 26 б.

2.Авторское свидетельство СССР № 278221, кл, G,06 F 7/34, 1969.

3.Авторское свидетельство СССР 0 W 435523, кл. G 06 F 7/50, 1972

/прототип/ редаетс  элементом 5 задержки с единичного выхода триггера

4. Дальнейший процесс формировани  кодов разности в остальных старших разр дах осуществл етс  аналогичным образом. Двоичный код разности фиксируетс  в регистре . Процесс вычислений занимает врем  перезаписи всех разр дов уменьшаемого , начина  с млсщшего разр да, с выхода регистра 1 на его вход,т.е один цикл. Если уменьшаемое меньше вычитаемого, то разность получаетс  в дополнительном коде. Пример . Требуетс  вычислить разность 2 у - X. 1000100111 1101110010 01010 0000 0000000101 OlOlOlOlOl 1111100000 1010110101