SU435523A1 - Устройство вычитания - Google Patents
Устройство вычитанияInfo
- Publication number
- SU435523A1 SU435523A1 SU1846820A SU1846820A SU435523A1 SU 435523 A1 SU435523 A1 SU 435523A1 SU 1846820 A SU1846820 A SU 1846820A SU 1846820 A SU1846820 A SU 1846820A SU 435523 A1 SU435523 A1 SU 435523A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- register
- output
- code
- trigger
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к вычислительной технике и предназначено дл вычитани абсолютных величин двух чисел.
Известны устройства вычитани , содержащие динамические регистры, сумматор, первый вход которого соединен с выходом первого динамического регистра, а выход - со входом этого же регистра, два триггера, линию задержки и схему совпадени . Однако известные устройства сложны.
Цель изобретени - упрощение устройства.
Дл достижени этой цели в предлагаемом устройстве единичный выход первого триггера соединен со вторым входом сумматора, а единичный вход - с выходом второго динамического регистра, первым входом схемы совпадени и со входом линии задержки. Выход последней подключен к единичному входу второго триггера, единичный выход которого соединен со вторым входом схемы совпадени , выход которой подключен ко входу второго динамического регистра, а нулевые входы обоих триггеров св заны с шиной сброса .
На чертеже изображена схема описываемого устройства.
Схема содержит триггеры 1 и 2, схемы совпадени 3, динамические регистры 4 и 5, элемент задержки 6, сумматор 7.
Устройство работает следующим образом.
В регистр 5 заноситс уменьщаемое, а в регистр 4 - вычитаемое. Работа регистров 4 и 5 синхронизирована. Сигналом п-ого разр да регистра РП триггеры 1 и 2 устанавливаютс в нулевое состо ние. Коды уменьщаемого и вычитаемого, начина с младших разр дов , поступают на сумматор 7 и схему совпадени 3 соответственно. Пока триггер 2 находитс в нулевом состо нии, код уменьшаемого суммируетс с нулевым и не измен етс . Перва единица кода вычитаемого перебрасывает триггер 2 в единичное состо ние. Теперь , начина с этого, и ко всем старшим разр дам уменьшаемого прибавл етс единица, что аналогично вычитанию единицы в том разр де, где была единица в коде вычитаемого . Пройд элемент задержки 6, эта единица перебрасывает триггер 1 в единичное состо ние , и, начина со следующего разр да, код вычитаемого переписываетс в динамический регистр. Эта операци повтор етс столько раз, сколько единиц в коде вычитаемого. Если уменьщаемое меньше вычитаемого, то результат получаетс в дополнительном коде.
Пример. Пусть необходимо вычислить разность 181-40 141. Код уменьшаемого 181 (О ... 0010110101) записываетс в регистр 5, а код вычитаемого 40(0... 0000101000) в регистр 4. Перва младша единица кода вычитаемого (в четвертом разр де) перебрасывает триггер 2 в единицу. Сумматор произво-. дит сложение:
0.
. 0010110101 1. . 1111111000
0. . .0010101101
Этот результат записываетс в регистре 5, а в регистр 4 записываетс код (0. ..0000100000). В следующей итерации единица кода, вычитаемого в шестом разр де, оп ть перебрасывает триггер 2 в единичное состо ние. В динамический регистр 5 записываетс результат сложени :
, О . . . 0010101101 + 1 . . . 1111100000
0. . .0010001101
Этот результат представл ет собой двоичный код разности.
Предмет изобретени Устройство вычитани , содержащее два динамических регистра, сумматор, первый вход которого соединен с выходом первого динамического регистра, а выход - со входом этого же регистра, два триггера, линию задержки и схему совпадени , отличающеес тем, что, с целью упрощени устройства, единичный выход первого триггера соединен
со вторым входом сумматора, а единичный вход - с выходом второго динамического регистра , первым входом схемы совпадени и со входом линии задержки, выход которой подключен к единичному входу второго триггера,
единичный выход которого соединен со вторым входом схемы совпадени , выход которой подключен ко входу второго динамического регистра, а нулевые входы обоих триггеров св заны с шиной сброса.
r-LJ.
В
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1846820A SU435523A1 (ru) | 1972-10-27 | 1972-10-27 | Устройство вычитания |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1846820A SU435523A1 (ru) | 1972-10-27 | 1972-10-27 | Устройство вычитания |
Publications (1)
Publication Number | Publication Date |
---|---|
SU435523A1 true SU435523A1 (ru) | 1974-07-05 |
Family
ID=20532236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1846820A SU435523A1 (ru) | 1972-10-27 | 1972-10-27 | Устройство вычитания |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU435523A1 (ru) |
-
1972
- 1972-10-27 SU SU1846820A patent/SU435523A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1433834A (en) | Binary divider | |
GB1365783A (en) | Addition subtraction device utilizing memory means | |
US3678259A (en) | Asynchronous logic for determining number of leading zeros in a digital word | |
JPS54159831A (en) | Adder and subtractor for numbers different in data length using counter circuit | |
SU435523A1 (ru) | Устройство вычитания | |
US3100837A (en) | Adder-subtracter | |
GB991734A (en) | Improvements in digital calculating devices | |
GB898594A (en) | Improvements in and relating to arithmetic devices | |
US3500383A (en) | Binary to binary coded decimal conversion apparatus | |
SU434406A1 (ru) | Вычислительное устройство | |
SU402001A1 (ru) | УСТРОЙСТВО дл ВЫДЕЛЕНИЯ ЭКСТРЕМАЛЬНОГО ЗНАЧЕНИЯ ФУНКЦИИ | |
SU851403A1 (ru) | Устройство дл вычитани | |
SU362295A1 (ru) | Арифметическое устройство параллельного | |
SU448461A1 (ru) | Устройство дл делени чисел | |
SU611208A1 (ru) | Устройство дл вычислени квадратного корн | |
SU579613A1 (ru) | Устройство дл последовательного сложени и вычитаний чисел | |
SU661548A1 (ru) | Отсчетное устройство | |
SU650072A1 (ru) | Арифметическое устройство | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU450171A1 (ru) | Устройство дл вычислени коэффициентов многочлена | |
SU362490A1 (ru) | Реверсивный счетчик | |
SU788109A1 (ru) | Устройство дл вычислени разности двух чисел | |
SU506129A1 (ru) | Логический модуль | |
SU1401456A1 (ru) | Цифровое устройство дл вычислени логарифма числа | |
SU568051A1 (ru) | Устройство дл возведени в квадрат |