SU506129A1 - Логический модуль - Google Patents

Description

1

Устройство относитс  к вычислительной технике , может быть применено при разработке интегральных микросхем.

Известны логические модули, содержащие входные шины кода операций, соединенные с дешифратором кода операций, выходы которого подключены к схемам логической обработки п-разр дных операндов, и выходные шииы.

Онако большое число внешних контактов известных логических модулей приводит к уменьшению параметра функционального разбиени  модулей.

Цель изобретени  - увеличение параметра функционального разбиени  модул .

Предлагаемый модуль отличаетс  тем, что в нем дополнительно установлены п-1-входовый элемент «ИЛИ и двухвходовые элементы «И и «ИЛИ, причем один из входов двухвходового элемента «ИЛИ соединен с выходом первого разр да схемы логической обработки операндов, другой подключен к выходу двухвходового элемента «И, один из входов которого соединен с одним выходом дешифратора кода операций, другой вход двухвходового элемента «И подключен к выходу п-1входового элемента «ИЛИ, входы которого соединены со всеми выходами, кроме выхода

первого разр да, схемы логической обработки онерандов, а выход двухвходового элемента «ИЛИ соединен с одной из выходных шин. Блок-схема логического модул  приведена

на чертеже.

Логический модуль содерл-сит схему логической обработки операндов 1, выход 2 первого разр да которого соединен с одним из входов двухвходового элемента «ИЛИ 3, шины входных операндов 4 и 5, дешифратор кода операций 6, один из выходов 7 которого подключен к одному из входов двухвходового элемента «И 8, входные шнны кода операций 9, п-1входовый элемент «ИЛИ 10 и выходные шнны 11 и 12.

Устройство работает следующим образом. При выполнении любой логической операции («И, «ИЛИ, исключаюшее «ИЛИ) на выходе 7 дешифратора кода операций 6 имеетс  низкий уровень (логический нуль) и, следовательно , выход двухвходового элемента «И 8 не вли ет на прохождение сигнала результата онерации первого разр да с выхода 2 схемы логической обработки операндов 1 через двухвходовый элемент «ИЛИ 3 на выходную шину 11.

При операции сравнени  на выходе 7 дешифратора кода операций 6 по вл етс  высокий

уровень (логическа  единица), а схема логической обработки онерандов 1 при этом выиолн ет логическую операцию «исключающее ИЛИ. Таким образом, при равенстве кодов входных операндов иа выходах разр дов со второго по п-ный схемы логической обработки операндов по вл ютс  низкие уровни (логические нули), и на выходе п-1-входового элемента 10 также оказываетс  низкий ypOBeiH;.

Если коды входных операндов в разр дах со второго по п-ный не равны, на выходе п-1входового элемента «ИЛИ 10 присутствует высокий уровень. Так как при операции сравнени  на выходе 7 дешифратора кода операций 6 имеетс  высокий уровень, разрешаетс  прохождение сигнала с п-1-входового элемента« ИЛИ 10 на один из входов двухвходового элемента «ИЛИ 3.

Кроме того, на двухвходовый элемент «ИоПИ 3 поступает результат операции «исключающее ИЛИ над первыми (разр дами входных операндов. Выходной сигнал снимаетс  с выхода двухвходового элемента .

Claims (1)

1. 4 Формула изобретени 

   Логический модуль, содержащий входные шины кода операций, соединенные с дешифратором кода оиераций, выходы которого подключеиы к схеме логической обработки «-разр дных операндов, и выходные шины, отличаю щ и и с   тем, что, с целью увеличени  параметра его функционального разбиени , в

   нем дополнительно установлены п-1-входовый элемент «ИЛИ и двухвходовые элементы «И и «ИЛИ, причем один из входов двухвходового элемента «ИЛИ соединен с выходом первого разр да схемы логической обработки операндов, другой подключен к выходу двухвходового элемента «И, один из входов которого соединен с одним выходом дешифратора кода операций, другой вход двухвходового элемента «И подключен к выходу  -1входового элемента «ИЛИ, входы которого соединены со всеми выходами, кроме выхода не.рвого разр да, схемы лошичеокой обработки операндов, а выход двухвходового элемента «ИЛИ соединен с одной из выходных шин.