Claims (1)
(54) БЫСТРОДЕЙСТВУЮЩИЙ СЧЕТЧИК И-НЕ 7-10, образующие аналогично коммутационные триггеры, элементы И-НЕ 11, 12, образующие триггер пам ти второго разр да, элементы И-НЕ 13-18, образующие триггеры третьего разр да, элементы И-НЕ 19-24, образующие триггеры четвертого разр да, первый элемент И-НЕ 25, второй элемент И-НЕ 26, щину 27 тактирующего сигнала, выходную щину 28 устройства . Счетчик работает следующим образом. В исходном состо нии триггеры пам ти первых двух разр дов наход тс в единичном состо нии, триггеры пам ти третьего и четвертого разр дов в нулевом состо нии. Под действием тактирующего сигнала в счетчике осуществл етс обычный пересчет поступающих импульсов в двоичном коде. При этом осуществл етс следующа последовательность смены состо ний триггеров пам ти: Видно, что с приходом п того по счету тактирующего сигнала на выходе элемента И-НЕ 21 по вл етс сигнал, равный логическому нулю, который устанавливает триггер пам ти четвертого разр да в единичное состо ние и который через элемент И-НЕ 26 поступает на выходную щину 28 устройства. Далее осуществл етс обычный пересчет поступающих импульсов и с приходом дес того импульса в счетчике устанавливаетс код 1101. После окончани действи дес того импульса на выходе элемента И-НЕ 1 по вл етс сигнал, равный логической единице , следовательно открываетс элемент И- НЕ 25 и на его выходе по вл етс сигнал, равный логическому нулю, который через элемент И-НЕ 26 поступает на выходную щину 28 устройства. Одновременно сигнал, равный логическому нулю, с выхода элемента И-НЕ 25 поступает на входы элементов И-НЕ 2 и 13, при этом на выходе элемента И-НЕ 13 по вл етс сигнал, равный логической единице. С приходом одиннадцатого по счету тактирующего импульса открываютс элементы И-НЕ 9, 14, 20 на выходе этих элементов по вл ютс сигналы, равные логическому нулю, которые устанавливают триггеры пам ти второго разр да в единичное состо ние , а триггеры пам ти третьего и четвертого разр да - в нулевое, элемент И- НЕ 25 закрываетс и прекращаетс формирование выходного сигнала. Триггер пам ти первого разр да свое состо ние не измен ет , поскольку элемент И-НЕ 2 остаетс закрытым сначала сигналом, равным логическому нулю с выхода элемента И-НЕ 25, а затем сигналом с выхода элемента И-НЕ 20. После окончани действи тактирующего сигнала схема возвращаетс в исходное состо ние 001I. Таким образом, на 11 входных импульсов схема выдает два выходных, т. е. происходит деление частоты на 5,5 причем выходные сигналы формируютс через равные интервалы времени. Кроме того, счетчик позвол ет осуществить деление частоты на П. Выходным сигналом при этом будет сигнал с выхода элемента И-НЕ 21 или 25. Формула изобретени Быстродействующий счетчик по авт. св. № 444330, отличающийс тем, что, с целью расширени функциональных возможностей устройства, в него введены элементы И-НЕ, первый вход первого из которых подключен к единичному выходу второго коммутационного триггера первого разр да, второй вход к единичному выходу триггера пам ти третьего разр да, третий вход - к единичному выходу триггера пам ти четвертого разр да, а выход - к нулевому входу второго коммутационного триггера первого разр да, к единичному входу второго коммутационного триггера третьего разр да и к первому входу второго элемента И-НЕ, второй вход которого соединен с нулевым выходом первого коммутационного триггера четвертого разр да, при этом нулевой выход второго коммутационного триггера четвертого разр да подключен к нулевому входу второго коммутационного триггера первого разр да.(54) QUICK-OPERATING COUNTER AND-NOT 7-10, forming similarly switching triggers, elements AND-NOT 11, 12, forming second memory trigger, elements AND-NOT 13-18, forming third trigger elements, and elements NOT 19-24, which form the fourth bit triggers, the first element IS-NOT 25, the second element IS-NOT 26, the clock signal 27, the output bus 28 of the device. The counter works as follows. In the initial state, the memory triggers of the first two bits are in a single state, the third and fourth bit memory triggers are in the zero state. Under the action of a clock signal in the counter, the usual recalculation of incoming pulses in binary code is performed. In this case, the following sequence of changes in the state of memory triggering is performed: With the arrival of the fifth clock signal, an output equal to a logic zero appears at the output of the IS-NE element 21, which sets the fourth-bit memory trigger to one state and which through the element IS-NOT 26 enters the output unit 28 of the device. Next, the usual recalculation of the incoming pulses is performed, and with the arrival of the tenth pulse, a code 1101 is set in the counter. After the tenth pulse expires, a signal equal to the logical unit appears at the output of AND-NOT 1, therefore the AND-25 element opens its output appears a signal equal to logical zero, which through the element IS-HE 26 enters the output busbar 28 of the device. At the same time, a signal equal to logical zero from the output of the element IS-NOT 25 is fed to the inputs of the elements IS-NOT 2 and 13, while the output of the element IS-NOT 13 appears a signal equal to the logical one. With the arrival of the eleventh clock pulse, the elements AND-NE 9, 14, 20 are opened at the output of these elements, signals equal to a logical zero appear, which set the second-bit memory triggers to one, and the third and fourth memory triggers the bit is set to zero, the AND-NOT 25 element is closed and the output signal is stopped. The first-bit memory trigger does not change its state, as the AND-NOT 2 element remains closed first by a signal equal to a logical zero from the output of the AND-NOT element 25, and then by a signal from the output of the IS-NOT element 20. After the clocking effect ends The signal circuit returns to its original state, 001I. Thus, by 11 input pulses, the circuit produces two output, i.e., the frequency is divided by 5.5, and the output signals are formed at equal time intervals. In addition, the counter allows frequency division by P. The output signal is the signal from the output of the NAND 21 or 25 element. Invention formula High-speed counter according to the author. St. No. 444330, characterized in that, in order to expand the functional capabilities of the device, AND-NOT elements are introduced into it, the first input of the first of which is connected to the single output of the second switching trigger of the first discharge, the second input to the single output of the memory trigger of the third discharge , the third input is to the single output of the fourth-bit memory trigger, and the output is to the zero input of the second switching trigger of the first discharge, to the single input of the second switching trigger of the third discharge, and to the first input of the second lementa NAND, a second input coupled to the zero output of the first flip-flop of the fourth switching discharge, the zero output of the second flip-flop of the fourth switching discharge is connected to the zero input of the second trigger switching of the first discharge.