SU1501174A1 - Устройство декодировани дл коррекции одиночных модульных ошибок с одноразр дным выходом - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  дл  повышени  надежности полупроводниковых запоминающих устройств с одноразр дной организацией. Целью изобретени   вл етс  повышение надежности устройства за счет уменьшени  аппаратных затрат на его реализацию. Устройство содержит блок вычислени  синдрома 1, блок сравнени  4, блок 6 элементов И, блок 8 сумматоров по модулю два, блок перестановки разр дов 9, первый мультиплексор 11 и второй мультиплексор 13. На вход 3 поступают шестнадцать информационных разр дов, а на вход 2 - восемь проверочных. На первый адресный вход 12 подаетс  адрес модул , а на второй адресный вход 14 поступает адрес разр да в этом модуле. Информаци  из устройства выдаетс  через одноразр дный информационный выход 15. Дл  коррекции информации, независимо от числа модулей, требуетс  всего по одному блоку перестановки, сравнени , блоку элементов И и блоку сумматоров по модулю два, что существенно уменьшает аппаратные затраты. 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  повышени  надежности полупроводниковых запоминающих устройств с одноразр дной организацией.

Цель изобретени  - повышение на- дежности устройства за счет умень- шени  аппаратных затрат на его реализацию .

На фиг.1 представлена структурна  схема устройства-, на фиг. 2 .-схема блока перестановки разр дов; на

фиг.З - проверочна  матрица используемого корректирующего кода.

Устройство содержит блок 1 вычислени  синдрома, первьй вход которого  вл етс  входом контрольных разр дов 2 устройства, а второй вход - входом информационных разр дов 3 устройства, блок 4 сравнени , первьй вход которого соединен с первым выходом 5 блока 1, блок 6 элементов И, первые входы которых подключены к второму выходу 7 блрка.1 вычислени  синдрома, а вторые входы - к вькоду блока 4, блок 8 сум

4;

3150

маторов по модулю два, первые входы которых подключены к выходу элементов И, блок 9 перестановки разр дов, информационный вход которого соединен с выходом 7 блока 1, а выход 10 - с вторым входом блока 4, первый муль- типлексор 11, информационный вход которого соединен с входом 3 устройства , его адресный вход объединен с адресным входом блока перестановок разр дов 9 и  вл етс  первым адресным входом 12 устройства, а выход подключен к вторым входам сумматоров 8 и второй мультиплексор 13, инфор- мационные входы которого.подключены к выходам сумматоров 8, адресньй вход  вл етс  вторым адресным входом 14 устройства, а выход - выходом 15 устройства.

В примере конкретной реализации использован корректирующий код (24, 16), проверочна  матрица которого дана на фиг.t.

Устройство работает следующим образом.

Информаци  хранитс  в блоке пам ти (на чертеже не показан) и считываетс  в виде слова с 24 разр дами, 16 информационных разр дов aj-а посту- пает на вход 3, а 8 проверочных разр дов покаютс  на вход 2. Причем блок пам ти имеет модульную структуру и хранит информацию в модув сумматоре 16 по модулю-два фор мируетс  сумма контрольных сигналов

задавае40

л х разр дностью b (дл  рассматривае- 5 , а мультиплексоры 17 формируют кон- мого кода b 4). Кроме того, при считывании информации на первьй адресньй вход 12 подаетс  адрес Модул , а на второй адресньй вход 14 поступает адрес разр да в этом модуле . Это позвол ет адресовать памйть с дискретностью до одного бита информации (адрес 24 - разр дных слов подаетс  непосредственно в блок пам ти ) .

Блок вычислени  синдрома 1 в соответствии с проверочной матрицей (фиг.З) формирует следунлцие конт- соотношени :

45

1

рольные С

GZ С,

a,+a,.H-ag+

П

50

а2+а,+а

10314

,+a,

кретно значение ь- дл  i, мого адресом на вход 12.

В блоке 4 происходит сравнение S и .Sj. Если они равнь, то информационные разр ды считаны правил но и выходной сигнал блока 4 запрещ ет проход С;, -С через блок 6 элемен тов И. В результате информационные разр ды выбранного модул  через первьй мультиплексор 11 и блок 8 сумматоров б.ез изменени  проход т на информационные входы втррого мультиплексора 13. В соответствии с адресом на входе 14 мультиплексор пропускает на выход 15 требуе- мьй информационньй разр д.

Если S и S, не равны, то на выходе блока 4 сравнени  по вл етс  разрешакнций сигнал, которьй открывает элементы И 6 и пропускает через них S, на вход сумматоров 8. Е. результате сложени  по модулю два и информационных разр дов считанног модул  и контрольных сигналов С,-С

,;

а.

;+a2+aj+a4.+aj+a, +а

14 z

С(. a +Sf+a +a +a +a f+a it

i

С-г a.j+aj+ag+a,p+a,j+a +a2j;

a +a +ag+a. +а .

При этом контрольные сигналы С -С поступают на выход 7, а на выход 5 блока 1. Дл  исправлени  ошибки , котора  может возникнуть в одном из модулей, необхрдимо дл  модул  i, разр д которого должен быть вьшеден на выход 15, вычислить частный синдром .

AT

и сравнить его с

S,

с

cj, s с

5

2 где Cgl,

где

AV

транспонированна  кижн   подматрица размерности Ь, i 1, 2, 3 и 4.

Это умножение матриц осуществл етс  в блоке 9 перестановок разр дов 9, на выходе 10 которого по вл етс  четырехразр дньй код S|. (см. фиг.2). Значение i соответствует адресному коду на адресном входе 12. При этом значение частных синдромов дл  различных i следующее.

сс,-к:.) c, c(c, +Cj+c,+c) c, ,+Cj+Cj+C4) с,;

C2CjC4(C,+Ci+C3+C4) .

в сумматоре 16 по модулю-два формируетс  сумма контрольных сигналов.

а мультиплексоры 17 формируют кон-

задавае0

5 , а мультиплексоры 17 формируют кон-

5

0

5

кретно значение ь- дл  i, мого адресом на вход 12.

В блоке 4 происходит сравнение S и .Sj. Если они равнь, то информационные разр ды считаны правильно и выходной сигнал блока 4 запрещает проход С;, -С через блок 6 элементов И. В результате информационные разр ды выбранного модул  через первьй мультиплексор 11 и блок 8 сумматоров б.ез изменени  проход т на информационные входы втррого мультиплексора 13. В соответствии с адресом на входе 14 мультиплексор пропускает на выход 15 требуе- мьй информационньй разр д.

Если S и S, не равны, то на выходе блока 4 сравнени  по вл етс  разрешакнций сигнал, которьй открывает элементы И 6 и пропускает через них S, на вход сумматоров 8. Е. результате сложени  по модулю два и информационных разр дов считанного модул  и контрольных сигналов С,-С

515

формируетс  исправленное значение разр дов модул , из которых мультиплексор 13 пропускает адресуемый разр д .

Таким образом, дл  коррекции информации независимо от числа модулей требуетс  всего по одному блоку перестановки , сравнени , блоку элементов И и блоку сумматоров по модулю два, что существенно уменьшает ап- .паратные затраты.

Claims (1)

1. Формула изобретени 

   Устройство декодировани  дл  кор- рекции одиночных модульных ошибок с одноразр дным выходом, содержащее блок вычислени  синдрома, первьй вход которого  вл етс  входом контрольных разр дов устройства, второй вход блока вычислени  синдрома  вл етс  входом информационных разр дов устройства, блок сравнени , первьй вход которого соединен с первым выходом блока вычислени  синдрома, блок элементов И, первые входы которых подключены к второму выходу блока вы746

   числени  синдрома, а вторые входы - к выходу блока сравнени , блок сумматоров по модулю два, первые входы которых подключены к выходам элементов И, отличающеес  тем, что, с целью повьшени  надежности устройства, оно содержит блок перестановок разр дов, информационньп вход которого соединен с вторым выходом блока вычислени  синдрома, а выход - с вторым входом блока сравнени , первьй мультиплексор, информа- ционньп вход которого соединен с входом информационных разр дов устройства , адресный вход первого мультиплексора объединен с адресным вxc дом блока перестановки разр дов и  вл етс  первым адресным входом устройства , а выход первого мультиплексора подключен к вторым входам сумматоров по модулю два, второй мультиплексор , информационные входы которого подключены к выходам сумматоров по модулю два, адресный вход  вл етс  вторым адресным входом устройства , а выход - выходом устройства .

   фиг.1

   И

   Ф«гз

   10

   ysi

   фиг.2

   I 1 и 10

   f