SU1048520A1 - Запоминающее устройство с автономным контролем - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЬаМ КОНТРОЛЕМ , содержаще е оперативный накопитель, одни из вЫ ходов которого соединены с одними из входов блока декодировани , блок кодировани , блок управлени , первые вход и выход которого  вл ютс  управл ющими входом и выходом устройства , второй вход подключен к выходу первого Влока сравнени , а второй и третий выходы соединены соответственно с одними из входов первого и второго регистров, о т личающеес  тем, что, с целью увеличени  эффективной емкос . ти и повышени  надежности запоминающего устройства, в него введены пос-, то нный накопитель, сумматоры по модулю два, счетчик адресов, формирователь сигналов кратности ошибок, второй и третий блоки сравнени , счетчики импульсов,; переключатели, элементы ИЛИ, элементы И и третий регистр, вход Которого подключен к выходу блока кодировани , инверсный выход соединен с первым в.ходом первого переключател , а пр мой выход с вторым входом первого переклнзчател  и перовым входом первого сумматог ,ра по модулю два, второй вход и вы (ход которого подключены соответст Зенно к выходу первого, элемента И и к /первому входу второго переключатели, выход которого соединен с первым информационным входом оперативного накопител , второй информационный вxofl и другой выход которого.подключены соответственно к выходу второго элемента Ник первому входу первого элемента ИЛИ, второй вход которого соединен с выходом счетчика адресов и первым входом в.торого -элемента И, а выход - с входом посто нного накопител  , выход к-оторого подключен к первым входам первого, третьего и четвертого элементов И и первому -входу втррого сумматора по модулю два, второй вход которого соединен с выходом блока декодировани , а т третий вход - с другим входом блока декодировани , вторыми входами первого и второго элементов И и первым входом блока управлени , четвертый (Л выход которого подключен к третьему входу первого переключател ,, выход которого соединен с вторым входом второго переключател  и одним -из вхо- дов первого блока сравнени , другие входы которого подключены к одним из выходов оперативного накопител , а вьоход соединен с другими входами о первого и второго регистров, причем выход первого регистра подключен к X) входу первого счетчика импульсов и второму входу третьего элемента И, -Кп выход которого соединён с входом вто SD рого счетчика импульсов, первые и вторые входы п того элемента И и Э второго- блока сравнени  подключены соответственно к выходу первого счетчика импульсов и к выходу второго счетчика импульсов, выходы второго блока сравнени  соединены соответственно с третьим входом п того элемента И и с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу п того элемента И, третий вход второго блока сравнени  соединен с выходом формировател  сигналов кратности ошибок и первым уходом третьего блока сравнени .

Description

второй вход которого подключен к выходу третьего счетчика импульсов и первому входу шестого элемента И, второй вход которого соединен с третьим входом третьего блока срсвнени  и выходом четвертого счетчика импульсов , вход которого подключен к выходу второго регистра и второму входу четвертого элемента И, выход которого соединен с входом третьего счетчика импульсов, выходы третьего блока сравнени  подключены соответственно к третьему входу шестого элемента И и к первому входу третьего элемента ИЛИ, второй вход .которого соединенс выходом шестого элемента И, выходы второго и третьего элементов ИЛИ подключены соответственно к третьему и к четвертому входам блока управлени , п тый и шесдой выходы которого соединены соответственно с первым входом счетчика адресов и с третьими входами первого и второго элементов И и вторым входом счетчика адресо

Изобретение относитс  к вычислительной технике, в частности к запо минающим устройствам. Известно запоминающие устройства с автономным контролем, содержащее основной накопитель, пам ть контрол ных разр дов (например, по Коду Хэмминга), схему контрол , дешифратор , счетчик и группу элементов Исключающее ИЛИ С 1. Недостатком этого устройства  вл етс  невозможность исправлени  двух и более ошибок. Наиболее близким к изобретению  вл етс  запоминающее устройство с автономным контролем, содержащее на копитель, адресный вход которого подключен к блоку управлени , а раз р дный вход и выход - к блоку кодировани  и блоку Декодировани  соответственно ,первый регистр,вход ко-. торого подсоединен к выходу блока декодировани , второй регистр, выход которого через блок элементов ИЛИ подключен к блоку декодировани , блок элементов И, схему равенства кодов, входы которой подклю чены, к одним выходам регистров, а в ход - к блоку управлени , дополнительный блок элементов ИЛИ, выход которого подсоединен к выходной шине устройства, а входы- - к другим выходам регистров и выходу блока элементов И, информационный вход ко торого подключен к одному из выходо одного из регистров и одному из вхо . дов блока элементов ИЛИ, управл ющий вход .подсоединен к входу блока управлени  у а управл ющий выход - к выходу блока управлени  2. Недостатками этого устройства  вл ютс  низка  надежность и мала  эффективна  емкость, так как оно не обеспечивает исправление ошибок с кратностью, превышающей корректирующую способность используемого корректирующего кода при двух и более дефектах в  чейках накопител , исправление ошибок производитс  только при условии отсутству  двух и более дефектов .в  чейках накопител  и несистематических сбоев, а дл  коррекции ошибок без этих ограничений необходимо увеличить количество дополнительных контрольных разр дов накопител , что ведет к снижению эффективной информационной емкости устройства. Цель изобретени  - увеличение эффективной емкости и повышение наде  ности запоминающего устройства. Поставленна  цель достигаетс  тем, что в запоминающее устройство с автономным контролем, содержащее оперативный накопитель, одни из выходов которого соединены с одними из входов блока декодировани , блок кодировани , блок управлени , первые вход и выход которого  вл ютс  управл ющими входом и выходом устройства, второй вход подключен к выходу первого блока сравнени , а второй и третий выходы соединены соответственно с одними из входов первого и второго регистров, введены посто нг ный накопитель, сумматоры по модулю два, счетчик адресов, формирователь сигналов кратности ошибок, второй и третий блоки сравнени , счетчики импульсов, переключатели, элементы ИЛИ, элементы И и третий регистр, вход которого подключен к выходу блока кодировани , инверсный выход соединен с первым входом первого переключател , а пр мой выход - с вторым входом первого переключател  и первым входом первого сумматора по модулю два, второй вход и выход которого подключены соответственно к выходу первого элемента И и к первому входу второго переключател , выход которого соединен с первым информационнЕлЕМ входом оперативного накопител , второй информационный вход

и другой выход которого подключены соответственно к выходу второго . элемента И и к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом счетчика ад- . ресов и первым входом второго элемента И, а выход - с входом посто нного накопител , выход которого подключен к первым входам первого, третьего и четвертого элементов И и первому входу второго сумматора по модулю два, второй вход которого соединен с выходом блока декодировани , а третий вход - с другим входом блока Декодировани , вторыми входами первого и второго элементов И и первым входом, блока управлени , четвергтый выход которого подключен к третьему входу первого переключател , выход которого соединен с вторым входом второго переключател  и одним из входов первого блока сравнени , другие входы которого подключены к одним из выходов оперативного нако- пител , а выход соединен с другими входами первого и второго регистров, причем выход первого.регистра подключен к входу первого счетчика импульсов и второму входу третьего элемента И, выход которого соединен с входом второго счетчика импульсов, первые и вторые входы п того элемента И и второго блока сравнени  подключены соответственно к выходу первого счетчика импульсов и к выходу второго счетчика импульсов, выходы второго блока сравнени  соединены соответств енно с третьим входом п того элемента И и с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу п того элемента И, третий вход второго блока сравнени  соединён с выходом формировател  сигналов кратности ошибок и первым входом третьего блока сравнени  , второй вход которого подключен к выходу третьего счетчика импульсов и первому входу шестого элемента И, второй вход которого соединен с третьим входом третьего блока сравнени  и выходом четвертого счетчика импульсов, вход которого подключен к выхЬду второго регистра и второму входу Четвертого элемента И, выход которого соединен с входом третьего счетчика импульсов, выходы третьего блока сравнени  подключены . соответственно к третьему входу шестого элемента И и к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, выходы второго и третьего элементов ИЛИ подключены соответственно к третьему и к четвертому; входам блока управлени , п тый и шестой выходы которого соединены соответственно с первым входом счетчика адресов и с третьими входами первого

и в-торого элементов И и вторым входом счетчика адресов.

На фиг. 1 изображена функциональна  схема предлагаемого устройства; на фиг, 2 - функциональна  схема блока управлени ; на Фиг. 3 - матрица согласующих кодовых слов, записанных в посто нном накопителе.

Устройство содержит (фиг. 1) оперативный накопитель 1, блок 2 ко0 дировани , блок 3 Декодировани , блок 4 управлени , первый 5 и втоР1ОЙ 6 регистры, первый блок 7 сравнени , третий регистр 8, первый 9 и второй 10 переключатели, первый 11 и второй 12 сумматоры по модулю два,

5 счетчик 13 адресов, посто нный накопитель 14, первый 15, второй 16 и третий 17 элементы ИЛИ, первый - шестой 18-23 элементы И, первый - четвертый 24-27 счетчики импульсов, фор0 мирователь 28 сигналов кратности ошибок, второй 29 и третий 30 блоки сравнени . Устройство включает также адресные входы 31, информационные входы 32 и выходы 33 устройства, пер5 вый информационный вход 34 оператив- . ного накопител , управл ющий вход 35 устройства, второй - четвертый 36-38 входы и первый - шестой 39-44 выходы блока управлени , выходы 45, 46

0 и второй информационный вход 47 оперативного накопител .

Блок управлени  (фиг. 2) содержит триггер 48, элемент ИЛИ 49, элементы И 50 и 51, триггеры 52-54, элементы ИЛИ 55и 56, элементы И 57-60

5 . и элемент запрета 61.

На фиг. 3 обозначены номера 62 согласующих кодовых слов и контрольные разр ды 63 кода.

Устройство работает, следующим об0 разом.

В цикле записи входные информационные сигналы поступают по входу 32 в блок 2 (фи.г.1), который формирует проверочные сигналы линей-

5 ного кода. Кодовое слово через пр мой выход Регистра 8, сумматор 11 и переключатель 10 записываетс  в накопитель 1 по входу 34. Запись информационных сигналов производитс 

0 в накопитель 1 по адресу, поступающему на его входы 31.

Сигнал Запись, поступающий по вxoдS 35 устройства, запрещает прохождение выходных сигналов счет5 чика 13 через элемент И 19 на информационный вход 47 накопител  I. Таким образом, в накопителе 1 записываетс  первичное кодовое слово. Затем производитс  контрольное считывание первичного кодового слова по

0 выходу 46 накопител  1. Блок 7 определ ет равенство считываемого первичного кодового слова записываемому, которое хранитс  в регистре 8 и поступает с его пр мого выхода череэ

5 переключатель 9 на другой блока 7. При их равенстве отсутствует сигнал Ошибка на выходе блока 7 и блок 4 по выходу 39 выдает сигнал Готовность, что означает возмож ность записи (или считывани ) следу щего кодового слова. Если блок 7 обнаруживает несовпа дение считываемого слова записываемому первичному кодовому слову,-он выдает сигнал Ошибка, поступающий на вход 36 блока 4 и входы реристров 5 и б. Блок 4 сформирует по выходу 40 сигнал Перва  запись , разрешающий запись сигнала Ошибка в регистр 5, по выходу 4 . сигнал Пр мой-инверсный, перекл чающий выход инверсной информации с регистра 8 через переключатели 9 и 10 на вход 34 накопител  1 и вход блока 7, по выходу 39 - отсутствие сигнала Готовность,- а по выхо-, ду 43 сигнал Пуск, запускающий счетчик 13, В Результате этого первичное кодовое Слово с инверсного выхода регистра 8 записываетс  в накопитель 1 по входу 34 и поступае на вход-блока 7, запись (считывание следующего слова в запоминающее уст ройство запрещена, накопитель 14 под воздействием адресов, вырабатываемых счетчиком 13 и поступающих на его вход, через элемент ИЛИ 15, выдает информационные сигналы согласующих кодовых слов. Согласующие {содовые слова записаны в накопителе 14 в виде матрицы ,С (фиг. 3), ко тора  обладает следующими свойствам все строки матрицы  вл ютс  кодовы--;ми словами линейного кода, формируе мого в блоке 2; номера всех согласу щих кодовых слов различны. . При записи сигнала Ошибкав регистр 5 с помощью элементов И 20, 22, 23, счетчиков 24, 25, блока 29 и формировател  28 производитс  пои такого согласу4ощего кодового слова матрицы С, чтобы при записи в дефектную  чейку накопител  1 суммы по модулю два первичного кодового слова с одним из согласующих кодовых слов возникало как можно меньше -ошибок, по крайней мере меньше или равно числу ошибок К, заданному формирователем 28. При этом счетчиком 24 производит с  подсчет числа ошибок, вызванных Дефектами  чеек накопител  1 при за писи первичного кодового слова в пр мом виде, счетчик 25 определ ет число несовпадений сигналов согласу щего кодового слова, поступающего с выхода посто нного накопител  14, и сигнала Ошибка с выхода регис ра 5, блок 29 производит сравнение чисел с выходов счетчиков 24, 25 и формировател  28. При равенстве чисел на выходе счетчиков 24, 25 и формировател  28 Формируетс  пер- вый сигнал стоп элементом И 22 . Этот сигнал формируетс  так же, если числона выходе счетчика 24 большена число К и более числа на выходе счетчика 25 и поступает с другого выхода блока 29 через элемент ИЛИ 16 на вход 37 блока 4, который по выходу 44 формирует сигнал Стоп, останавливающий счетчик 13. На выходе счетчика 13 содержитс  номер (адрес) согласующего кодового слова матрицы С, содержащейс  в,накопителе 14. Производитс  контрольное считывание инверсного кодового слова и сравнение его с инверсным кодовым словом, хран щимс  в регистре 8 и поступающим через переключатель 9 на другой вход блока 7. При отсутствии сигнала Ошибка на выходе блока 7 номер (адрес) согласующего кодового слова с выхода счетчика 13 через элемент И 19 записываетс  по входу 47 в накопитель 1, а сигнал согласующего кодового слова с выхода накопител  14 через элемент И 18 складываетс  в сумматоре 11 с первичным кодовым словом, хран щимс  на пр мом выходе регистра 8, и поступает через переключатель 10 на вход 34 накопител  1, Если блок 7 обнаруживает несовпадение считываемого слова записываемому первичному кодовому слову, он выдает сигнал Ошибка, поступающий на вход 36 блока 4. Блок 4 формирует по выходу 41 сигнал Втора  запись, разрешающий запись сигнала Ошибка в регистр 6, по выходу 42 - сигнал Пр мой-инверсный, по выходу 39 подтверждает отсутствие сигнала Готовность, а по выходу 43 - сигнал Пуск, снова запускающий счетчик 13. Далее с помощью счетчиков 26, 27, элементов И 21, 23 и блока 30 производитс  поиск такого согласующего кодового слова Матрицы С, чтобы при записи в Дефектную  чейку накопител  1 суммы по модулю два первичного кодового слова с одним из согласующих кодовых слов С и первичного кодового слова с этим же согласующим кодовым словом С возникало как можно Меньше ошибок, по крайней мере меньше или равно числу ошибок К, заданному формирователем 28. На входы 37 и 38 блока 4 поступают первый и второй сигналы Стоп. Когда они поступают одновременно, блок 4 по выходу 44 формирует сигнал Стоп, останавливающий счетчик 13. Номер (адрес) кодового слова с выхода счетчика 13 через элемент И 19 записываетс  по входу 47 накопител  1, а сигналы согласующего

кодового слова с выхода накопител  1 складываютс  по модулю два с первичным кодовым словом и записываютс  по входу 34 накопител  1 с выхода сумматора 11 через переключатель 10 По выходу 39 ,блок 4 вырабатывает сигнал Готовность.

При считывании информации из устройства информационные сигналы поступают с выхода 46 накопител  1 в блок 3, который исправл ет с помощью проверочных разр дов корректирующего кода ошибки, возникающие при записи, считывании и хранении информации в  чейках накопител  1.

При этом на выходе 45 накопите-; л  1 по вл етс  номер согласующего кодового слова,  вл ющийс  адресом  чейки накопител  14 и поступающий на его вход через элемент ИЛИ 15. Согласующее кодовое слово с выхода накопител  14 складываетс  по модулю два с информационным кодовым словом, поступающим с выхода бло-гка 3, и поступает.с выхода сумматора 12 на выход 33 устройства, прИ этом восстанавливаетс  исходное информационное слово.

Пример. Дл  исправлени  отказов двух запоминак цих элементов накопител  1 и одного сбо  в 32-pi|3р дных  чейках (, - сбой, tv3i.-2 - дефекта) можно воспользойат с  кодом Хэмминга длины 32 и согласующей кодовой матрицей С (фиг. 31) . Подматрица Н (фиг. 3, пунктир)  вл етс  проверочной матрицей испбл зуемого в данном случае кода Хэм-минга . Матрица С такова, 4fo при| отказах любых двух запоминающих элементов в  чейк:е накоЛител  1 согласующее кодовое слово С может быть выбрано таким образом, что сумма его и записанного в устройство информационного слова хранитс  в этой  чейке без ошибок (число ошибок К в. данном случае равно нулю).

Таким образом, предлагаемое ЗУ устойчиво, например, к отказам любых k или менее запоминающих элементов в любой  чейке накопител  1 и любым -t-f и менее случайным сбо м. При этом по вл етс  возможность значительно понизить число С (где С - Целое число).согласующих кодовых слов f а следовательно, длину их номеров-1 tog /С/. Так, в приведенном примере число дополнительных проверочных разр дов равно г,. + , где - число контрольных разр дов корректирующего кода. В известном устройстве

2 дл  исправлени  такого же количества ошибок ( l,-t2 2) потребуетс  15 разр дов корректирующего кода, при этом возрастает сложность блоков кодировани  и декодировани . Вследствие того, что случайные ошибки исправл ютс  контрольными разр дами корректирующего кода, а Дефекты с помощью согласующих кодовых слов, несистематические ошики в пре длагаемом устройстве надежн исправл ютс  контрольными разр дами корректирующего кода, что повышает надежность устройства.

Технико-экономическое преимущество предлагаемого устройства заключаетс  в увеличении его эффективной ёмкости и брлее высокойнадежности по сравнению с известным.

Фиг.З

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее оперативный накопитель, одни из выходов которого соединены с одними из входов блока декодирования, блок кодирования, блок управления, первые вход и выход которого являются управляющими входом и выходом устройства, второй вход подключен к выходу первого блока сравнения, а второй и третий выходы соединены соответственно с одними из входов первого и второго регистров, о т личающееся тем, что, с . целью увеличения эффективной емкос- . ти и повышения надежности запоминающего устройства, в него введены пос-; тоянный накопитель, сумматоры по модулю два, счетчик адресов, формирователь сигналов кратности ошибок, второй и третий блоки сравнения, счетчики импульсов,, переключатели, , элементы ИЛИ, элементы И и третий регистр, вход которого подключен к выходу блока кодирования, инверсный. Выход соединен с первым в.ходом первого переключателя, а прямой выход с вторым входом первого переключателя и первым входом первого сумматора по модулю два, второй вход и вы!ход которого подключены соответственно к выходу первого, элемента И и к гпервому входу второго переключателя, выход которого соединен с первым информационным входом оперативного на копителя, второй информационный вход и другой выход которого.подключены соответственно к выходу второго элемента И и к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом счетчика адресов и первым входом в.торого элемента И, а выход - с входом постоянного накопителя, выход которого подключен к первым входам первого, третьего и четвертого элементов И и первому

   -входу второго сумматора по модулю два, второй вход которого соединен с выходом блока декодирования, а т третий вход - с другим входом блока декодирования, вторыми входами первого и второго элементов И и первым $g входом блока управления, четвертый выход которого подключен к третьему входу первого переключателя, выход которого соединен с вторым входом второго переключателя и одним из вхо дов первого блока сравнения, другие входы которого подключены к одним 'из выходов оперативного накопителя, а выход соединен с другими входами первого и второго регистров, причем выход первого регистра подключен к входу первого счетчика импульсов и второму входу третьего элемента И, выход которого соединён с входом второго счетчика импульсов, первые и вторые входы пятого элемента И и второго· блока сравнения подключены . — соответственно к выходу первого счетчика импульсов и к выходу второго счетчика импульсов, выходы второго блока сравнения соединены соответственно с третьим входом пятого эле эо мента И и с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, третий' вход второго блока сравнения соединен с выходом формирователя сигналов кратности ошибок и первым входом третьего блока сравнения, второй вход которого подключен к вы, ходу третьего счетчика импульсов и первому входу шестого элемента И, второй вход которого соединен с третьим входом третьего блока сравнения и выходом четвертого счетчика импуль' сов, вход которого подключен к выходу второго регистра и второму входу четвертого элемента И, выход которого соединен с входом третьего счетчика импульсов, выходы третьего блока сравнения подключены соответствен-