SU1149313A1 - Запоминающее устройство с обнаружением наиболее веро тных ошибок - Google Patents

Abstract

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ НАИБОЛЕЕ ВЕРОЯТНЫХ ОШИБОК, содержащее формирователи сигналов четности, блок сравнени  и накопитель, числовые входы которого  вл ютс  информационными входами устройства и соединены с одними из входов первого формировател  сигналов четности, выход которого подключен к первому контрольному входу накопител , причем одни из входов блока сравнени  соединены соответственно с первым контрольным выходом накопител  и с выходом второго формировател  сигналов четности, одни из входов которого подключены к числовым выходам накопнтел , выход блока сравнени  и числовые выходы накопител   вл ютс  соответственно контрольным и информационными выходами устройства, отличающеес  тем, что, с целью повышени  точности контрол , в него введены третий и четвертый формирователи сигналов четности, блоки свертки и группы элементов И, причем одни из входов первого блока свертки соединены с числовыми входами накопител , числовые выходы которого подключены к одним из входов второго блока свертки, выходы первого блока свертки соединены соответственно с первыми и вторыми входами одних из элементов И первой группы, а выходы второго блока g свертки - соответственно с первыми и вторыми входами одних из элементов И второй группы, выходы элементов И первой группы подключены к входам третьего формировател  сигналов четности, выход которого соединен с вторым контрольным входом накопител , выходы элементов И второй группы подключены к входам четвертого-формировател  сигналов четности, выход которого и 4ib второй контрольный выход накопител  со динены с другими входами блока сравнени . оо

Description

2.Устройство по п. 1, отличающеес  тем, что третьи входы одних из элементов И первой и второй групп подключены соответственно к числовым входам и к числовым выходам накопител .

3.Устройство по п. 1, отличающеес  тем, что в него введены третий и четвертый блоки свертки, одни из входов которых соединены соответственно с числовыми входами и с числовыми выходами накопител , а выходы подключены к третьим входам одних из элементов И первой и второй групп соответственно .

4.Устройство по пп. 1 и 3, отличающеес  тем, что четвертые входы одних из элементов И первой и второй групп соединены соответственно с числовыми входами и с числовыми выходами накопител .

5.Устройство по пп. 1 и 3, отличающеес  тем, что в него введены перва  и втора  группы элементов ИЛИ, одни из входов которых подключены соответственно к числовым входам и к числовым выходам накопител , причем четвертые входы одних из элементов И первой группы соединены соответственно с выходами элементов ИЛИ первой группы и с выходами третьего блока свертки, а четвертые выходы элементов И второй группы - соответственно с выходами элементов ИЛИ второй группы и с выходами четвертого блока свертки.

6.Устройство по п. 1, отличающеес  тем, что адресные входы накопител  подключены к другим входаМ первого и второго формирователей сигналов четности, первого и второго блоков свертки.

7.Устройство по пп. 1, 2 и 6, отличающеес  тем, что адресные входы накопител  соединены с входами других элементов И первой и второй групп.

8.Устройство по пп. 1, 3 и 6, отличающеес  тем, что адресные входы накопител  подключены к другим входам третьего и четвертого блоков свертки.

9.Устройство по пп. 1, 4 и 8, отличающеес  тем, что адресные входы накопител  соединены с входами других элементов И первой и второй групп.

10.Устройство по пп. 1, 5 и 8, отличающеес  тем, что адресные входы накопител  подключены к другим входам элементов ИЛИ первой и второй групп.

1

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, выполн емым на интегральных микросхемах.

Известно устройство с обнаружением наиболее веро тных ошибок, содержащее модульный накопитель и средства обнаружени  ощибок на основе модификации кода Хэмминга 1.

Недостатком этого устройства  вл етс  невысока  достоверность контрол .

Наиболее близким к изобретению  вл етс  запоминающее устройство с обнаружением наиболее веро тных ошибок, содержащее накопитель, формирователи сигналов четности, усилители считывани , входы которых подключены к выходам накопител , а выходы - к входам информационного регистра , дещифраторы адреса, адресные ключи и блок сравнени , один из входов которого подключен к контрольным выходам информационного регистра 2.

Недостатком известного устройства  вл етс  низка  точность контрол , так как в нем не обнаруживаютс  ощибки четной кратности и не контролируютс  адресные цепи.

Цель изобретени  - повышение точности контрол , а также обеспечение возможности обнаружени  адресных ошибок и использовани  модулей пам ти с числом разр дов от п ти до восьми.

Поставленна  цель достигаетс  тем, что в запоминающее устройство с обнаружением наиболее веро тных ощибок, содержащее формирователи сигналов четности, блок

сравнени  и накопитель, числовые входы которого  вл ютс  информационными входами устройства и соединены с одними из входов первого формировател  сигналов четности , выход которого подключен к первому контрольному входу накопител , причем одни из входов блока сравнени  соединены соответственно с первым контрольным выходом накопител  и с выходом второго формировател  сигналов четности, одни из входов которого подключены к числовым выходам накопител , выход блока сравнени  и числовые выходы накопител   вл ютс  соответственно контрольным и информационными выходами устройства, введены третий и четвертый формирователи сигналов четности , блоки свертки и группы элементов И,

0 причем одни из входов первого блока свертки соединены с числовыми входами накопител , числовые выходы которого подключены к одним из входов второго блока свертки, выходы первого блока свертки соединены

соответственно с первыми и вторыми входами одних из элементов И первой группы, а выходы второго блока свертки - соответстренно с первыми и вторыми входами одних из элементов И второй группы, выходы элементов И первой группы подключены к входам третьего формировател  сигналов четности, выход которого соединен с вторым контрольным входом накопител , выходы элементов И второй группы подключены к входам четвертого формировател  сигналов четности, выход которого и второй контрольный выход накопител  соединены с другими входами блока сравнени .

Третьи входы одних из элементов И первой и второй групп подключены соответственно к числовым входам и к числовым выходам накопител .

При этом в устройство введены третий и четвертый блоки свертки, одни из входов которых соединены соответственно с числовыми входами и с числовыми выходами накопител , а выходы подключены к третьим входам одних из элементов И первой и второй групп соответственно.

Четвертые входы одних из элементов И первой и второй групп соединены соответственно с числовыми входами и с числовыми выходами накопител .

Кроме того, в устройство введены перва  и втора  группы элементов ИЛИ, одни из входов которых подключены соответственно к числовым входам и к числовым выходам накопител , причем четвертые входы одних из элементов И первой группы соединены соответственно с выходами элементов ИЛИ первой группы и с выходами третьего блока свертки, а четвертые выходы элементов И второй группы - соответственно с выходами элементов ИЛИ второй группы и с выходами четвертого блока свертки.

Адресные входы накопител  подключены к другим входам первого и второго формирователей сигналов четности, первого и второго блоков свертки.

Адресные входы накопител  соединены с входами других элементов И первой и второй групп.

Адресные входы накопител  подключены к другим входам третьего и четвертого блоков свертки.

Адресные входы накопител  соединены с входами других элементов И первой и второй групп.

Адресные входы накопител  подключены к другим входам элементов ИЛИ первой и второй групп.

На фиг. I изображена функциональна  схема предлагаемого устройства в первом варианте его выполнени ; на фиг. 2-5 - то же, другие варианты выполнени ; на фиг. 6 - функциональна  схема наиболее предпочтительного варианта выполнени  первого (второго) блока свертки и его соединени  с элементами И первой (второй) группы дл  первого варианта выполнени ; на фиг. 7-10 - наиболее предпочтительные варианты соединени  элементов И первой

(второй) групп дл  других вариантов выполнени  устройства.

Предлагаемое устройство в первом и втором вариантах его выполнени  содержит г (фиг. 1 и 2) накопитель 1, выполненный на модул х 2 пам ти, с адресными 3, управл ющими 4 и 5 и числовыми 6 входами, первый блок 7 свертки, первый формирователь 8 сигналов четности, первую группу элементов И 9, формирователи 10-12 сигналов

четности с второго по четвертый, второй блок 13 свертки, блок 14 сравнени  и вторую группу элементов И 15.

На фиг. 1-5 обозначены числовые выходы 16, контрольные входы 17 и выходы 18

5 накопител  и контрольный выход 19 устройства .

В первом варианте выполнени  устройства накопитель 1 выполнен на четырехразр дных модул х 2 пам ти, а во втором варианте - на п тиразр дных модул х 2

0 пам ти. В третьем, четвертом и п том вариантах выполнени  устройства накопитель 1 выполнен соответственно на шести-, семи- и восьмиразр дных модул х 2 пам ти .

5 В третьем и четвертом вариантах выполнени  устройство содержит также (фиг. 3 и 4) третий 20 и четвертый 21 блоки свертки .

В п том варианте выполнени  устройство содержит также (фиг. 5) первую 22 и вто0 рую 23 группы элементов ИЛИ.

Накопитель 1 состоит из М модулей 2 пам ти с числом разр дов К (где К имеет значени  от четырех до восьми). В соответствии с этим входы 6 и 3 и выходы 16 накопител  1 распредел ютс  на М групп по

5 к разр дов в каждой группе, которые подключаютс  к входам соответствующих групп элементов в блоках 7, 13, 20 и 21 свертки, элементов И 9 и 15 и ачементов ИЛИ 22 и 23 в соответствии с фиг. 1 -10.

0 На фиг. 6 показана часть блока 7 свертки , на выходы которой подаютс  пр мые 6i-64 и инверсные 6i-64 значени  одной четырехразр дной группы входов 6.

Часть блока 7 свертки содержит элементы НЕРАВНОЗНАЧНОСТЬ 24 и 25 и элементы И 26-29. Блоки 7 и 13 состо т из аналогичных частей, число которых равно числу групп входов 6 и 3 (или входов 3 и выходов 16), подключаемых к входам блоков 7 (или 13).

0На фиг. 6 показаны также элементы

И 9t-9s, на выходах 30-34 которых формируютс  значени  второго контрольного разр да дл  одной четырехразр дной группы входов 6i-64. На фиг. 6 обозначены выходы 35-40 части блока 7 и входы 41-46

5 элементов И .

На фиг. 7-10 представлены элементы И 9 (15), примен емые дл  обработки значений , поступающих соответственно по п ТИ- , шести-, семи- и восьмиразр дной группе входов 6 (или выходов 16) и 3. На фиг. 8- 10 обозначена группа выходов 47-59 блока 20 и группа выходов 60; и 61 элементов И 22, пр мые 65, 6 и инверсные 65, 6 7 значени  соответственно п того и седьмого разр дов входов 6. Группа элементов И 15 аналогична группе элементов И 9. На входы элементов ИЛИ 20 и 21 подаютс  инверсные значени  разр дов с п того по восьмой в каждой восьмиразр дной группе входов 6, входов 3 и выходов 16 соответственно . Устройство работает следующим образом . Работу устройства рассмотрим на примере формировани  контрольного кода дл  четырехразр дных модулей 2 пам ти (фиг. 1). в режиме записи по входам 3 накопител  1 поступают коды адресов чисел, подлежащих записи в очередном цикле. На входе 4 устанавливаетс  потенциал разрешени  записи, а по входам 6 поступают коды чисел, которые должны быть записаны по данному адресу. Коды чисел поступают также на формирователь 8, где определ етс  обща  четность, и на входы блока 7. Принцип формировани  контрольных разр дов по сн етс  табл. 1. В первой колонке табл. 1 приведены все возможные комбинации значений кода на входах четырехразр дных модулей 2 пам ти. Они разбиты на п ть групп в соответствии с количеством единиц в группе из четырех разр дов. Это сделано потому , что при однонаправленных отказах переход кодовых комбинаций друг в друга с одинаковым количеством единиц невозможен и, следовательно, они могут иметь одинаковый контрольный код. Этот контрольный код представлен во второй колонке. В третьей колонке представлен код, который получаетс  после определени  общей четности, а в четвертой колонке представлены коды поправок (второй контрольный разр д), которые должны быть получены на выходе формировател . В п той-дев той колонках табл. 1 представлены значени  А, Б. В, Г, Д поправок, получаемых с помощью элементов И 9,-9s (фиг. 6). В табл. 2 Карно представлены все комбинации , которые требуют своей кодировки в этом случае. Представлено минимизированное математическое выражение, которое позвол ет получить значение Р поправок дл  одной четырехразр дной группы. Рг .(Xi@ Хг)(ХзФ X,), @ 9Xa).(Xi X)XiXj Ш.Х. ffi.XjXA, гд где .X, -Х4 -значени  разр дов кода на выходах 6, входах 3 или выходах 16. Полученные дл  всех М групп значени  поправок поступают в формирователь 10, где и определ етс  итоговое значение второго контрольного разр да. Полученные значени  контрольных разр дов поступают на входы 17 накопител  1. После подачи сигнала обращени  по входу 5 информационные значени  кода числа записываютс  с входов 6, а контрольные коды по входам 17 - в накопитель 1. Формирование значени  второго контрольного разр да при значени х К от п ти до восьми аналогично описанному , за тем лишь исключением, что в его формировании участвует большее количество элементов с соответствии с фиг. 2- 5 и фиг. 6-10. Как видно из табл. 2 имеетс  только две комбинации, которые могут перейти одна в другую и которые имеют одинаковый контрольный код. Это коды: 0000 и 1111. Следовательно, ошибка в этом случае не будет обнаружена. Однако процент обнаруживаемых ошибок равен 93,7. В режиме считывани  работа устройства происходит аналогично. По входам 3 поступают коды адресов, по входу 4 - потенциал разрешени  считывани , по входу 5 - сигнал обращени . На выходах 16 и 18 по вл ютс  значени  считанных кодов соответственно информационных и контрольных разр дов. Выработка контрольных сигналов при считываний происходит в блоке 13, элементах И 15, формировател х 10 и 12 аналогично описанному при записи. Полученные на выходах формирователей 10 и 12 и считанные по выходам 18 значени  контрольных разр дов поступают на входы блока 14, где сравниваютс , и таким путем определ етс  наличие ошибки при несовпадении кодов в блоке 14. Если накопитель 1 организован из модулей 2 с различной разр дностью, например четыре и восемь, то можно обеспечить различную степень защиты старщих (четырехразр дные модули 2) и младших (восьмиразр дные ) разр дов кода числа от отказов. Количество модулей 2 той и Другой разр дности определ етс  из требований к достоверности хранени  и считывани  информации . Поскольку в четырехразр дных модул х 2 обеспечиваетс  больщий процент обнаружени  ошибок, то это позвол ет повысить достоверность хранени  информации. Технико-экономическое преимущество предлагаемого устройства заключаетс  в более высокой точности контрол  по сравнению с известным.

11

10

00 01 10 11

Г S

JiM.

j if

apuz.Z

Фuг.J

Фиг.4

Фиг.б

«о - CV4 1Г К, 5.

ч

:§

i f -, v ч

НЮ

КЮ

Фиг.7

Фиг. 9

Фиг.8

КЮ

Claims (10)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ НАИБОЛЕЕ ВЕРОЯТНЫХ ОШИБОК, содержащее формирователи сигналов четности, блок сравнения и накопитель, числовые входы которого являются информационными входами устройства и соединены с одними из входов первого формирователя сигналов четности, выход которого подключен к первому контрольному входу накопителя, причем одни из входов блока сравнения соединены соответственно с первым контрольным выходом накопителя и с выходом второго формирователя сигналов четности, одни из входов которого подключены к числовым выходам накопителя, выход блока сравнения и числовые выходы накопителя являются соответственно контрольным и информационными выходами устройства, отличающееся тем, что, с целью повышения точности контроля, в него введены третий и четвертый формирователи сигналов четности, блоки свертки и группы элементов И, причем одни из входов первого блока свертки соединены с числовыми входами накопителя, числовые выходы которого подключены к одним из входов второго блока свертки, выходы первого блока свертки соединены соответственно с первыми и вторыми входами одних из элементов И первой группы, а выходы второго блока § свертки — соответственно с первыми и вто- Г” рыми входами одних из элементов И второй I/ группы, выходы элементов И первой группы I*] подключены к входам третьего формирова- |( теля сигналов четности, выход которого соединен с вторым контрольным входом нако- S пителя, выходы элементов И второй группы подключены к входам четвертого формирователя сигналов четности, выход которого и второй контрольный выход накопителя соединены с другими входами блока сравнения.

Фиг. /

2. Устройство по π. 1, отличающееся тем, что третьи входы одних из элементов И первой и второй групп подключены соответственно к числовым входам и к числовым выходам накопителя.

3. Устройство по π. 1, отличающееся тем, что в него введены третий и четвертый блоки свертки, одни из входов которых соединены соответственно с числовыми входами и с числовыми выходами накопителя, а выходы подключены к третьим входам одних из элементов И первой и второй групп соответственно.

4. Устройство по пп. 1 и 3, отличающееся тем, что четвертые входы одних из элементов И первой и второй групп соединены соответственно с числовыми входами и с числовыми выходами накопителя.

5. Устройство по пп. 1 и 3, отличающееся тем, что в него введены первая и вторая группы элементов ИЛИ, одни из входов которых подключены соответственно к числовым входам и к числовым выходам накопителя, причем четвертые входы одних из элементов И первой группы соединены соответственно с выходами элементов ИЛИ περ вой группы и с выходами третьего блока свертки, а четвертые выходы элементов И второй группы — соответственно с выходами элементов ИЛИ второй группы и с выходами четвертого блока свертки.

6. Устройство по π. 1, отличающееся тем, что адресные входы накопителя подключены к другим входам· первого и второго формирователей сигналов четности, первого и второго блоков свертки.

7. Устройство по пп. 1, 2 и 6, отличающееся тем, что адресные входы накопителя соединены с входами других элементов И первой и второй групп.

8. Устройство по пп. 1, 3 и 6, отличающееся тем, что адресные входы накопителя подключены к другим входам третьего и четвертого блоков свертки.

9. Устройство по пп. 1, 4 и 8, отличающееся тем, что адресные входы накопителя соединены с входами других элементов И первой и второй групп.

10. Устройство по пп. 1, 5 и 8, отличающееся тем, что адресные входы накопителя подключены к другим входам элементов ИЛИ первой и второй групп.

ί