SU1429174A1 - Устройство дл задержки цифровой информации с самоконтролем - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в лини х задержки цифровой информации. Цель изобретени  - повышение надежности устройства путем исправлени  многократных ошибок задерживаемых информационных слов, отсто щих друг от друга не менее чем на m тактов задержки (т - разр  ность информационного слова). Устройство содержит регистры 1-3 и 7-10 сдвига, блоки 4,5,11,13 свертки по модулю, блок 6 пам ти, блоки 12 и 14 сравне- . ни , регистр 15 сдвига, элементы И 16-19 и элементы НЕРАВНОЗНАЧНОСТЬ 20-23. 1 шт., 1 табл.

Description

-.30

Изобретение относитс  к запоминающим устройствам и может быть использовано в лини х задержки цифровой информации.

Цель изобретени  - повьпиение надежности устройства.

На чертеже изображена структурна  схема устройства дл  задержки цифровой информации (дл  ,где m - число информационных входов устройства)

Устройство содержит первую группу регистров 1-3 сдвига (соответственно трех-, двух- и одноразр дного), первый .4 и третий 5 блоки свертки по модулю , блок б пам ти, вторую группу регистров 7-10 сдвига (соответственн одно-, двух- и трехразр дного), второй блок 11 свертки по модулю, пер- вьй блок 12 сравнени , четвертый блок 13 свертки по модулю, второй блок 14 сравнени , трехразр дный регистр 15 сдвига, элементы И 16-19 и элементы НЕРАВНОЗНАЧНОСТЬ 20-23. Устройство имеет управл ющий вход 24, вход 25 синхронизации, информационные входы 26, вход 27 Блокировка коррекции, информационные выходы 28, вход 29 Наличие ошибки и вход 30 Местоположение ошибки.

Устройство работает следующим образом ,,

В начальный момент происход т обнуление всех регистров устройства и прием кода задержки, поступающего х: входа 24 устройства (цепи обнулени  не показаны).. Тем самьм устанавливаетс  коэффициент перерасчета адресных цепей блока 6, т.е. величина задержки К. Далее с входов 26 устройства начинают поступать т-разр дные информационные слова, сопровождаемые синхроимпульсами типа меандр на входе 25. По каждому переднему фронту синхроимпульса происходит увеличение адреса в блоке 6 на единицу, причем во врем  первой половины периода происходит чтение информации из  чейки пам ти, записанной К тактов назад, а во врем  второй половины периода синхроимпульсов происходи запись в эту же  чейку информации, котора  будет считана ч ерез К тактов

Прежде, чем попасть на входы блока 6, информационные слова входной последовательности поразр дно задерживаютс  таким образом, что в каждом цикле синхроимпульса записьюаетс  только один разр д данного слова.

Дл  этого первые разр дь входной по- следйвательности задерживаютс  на регистре 1 на три такта, вторые разр - ды задерживаютс  на регистре 2 на два такта и так далее, четвертый - последний разр д подаетс  на вход блока 6 без задержки. Первые контрольные разр ды вычисл ютс  как сум0 ма по модулю блоком 4 свертки. Вторые контрольные разр ды также вьтисл ютс  как сумма по модулю блоком 5, только дл  поразр дно сдвинутой на один такт входной последовательности. КоНтроль5 ные разр ды записываютс  в блок 6 вместе с соответствующими информационными разр дами, откуда они будут считаны через К тактов.

Расположение информации в пам ти

0 блока 6 управл емой задержки по сн етс  таблицей дл  четырех входных слов: а,Ь,с и d.

Из таблицы видно, что в первом такте в блок 6 записьшаетс  четвер5 тый разр д слова а(а4) и соответствующие контрольные разр ды Ка и К1, во втором такте - четвертый разр д слова Ь(Ь4) и третий разр д слова а(аЗ) с соответствующими контрольными раз0 р дами Kb и К2. Причем разр ды Ка, Kb, Кс и Kd представл ют собой свертку по модулю выходных слов а,Ь,с и d соответственно, а разр ды К1, К2 и т.д. - свертку по тому же модулю информации , поступающей непосредственно на информационные входы блока 6 в первом, втором и т.д. тактах.

При считывании происходит аналогичное вычисление первых и вторых контрольных разр дов после выравнивани  введенной при записи сдвижки и ртеред ней соответственно. Несовпадение контрольных разр дов, считанных с блока 6 и вычисленных на основе считанных информационных разр дов,

5 свидетельствует об искажении информации в процессе задержки.

Додустим, в процессе задержки произошло искажение информации в разр де Ь2. Тогда при чтении происходит

0 несовпадение контрольных разр дов Kb

и К4, что сввдетельствует о том, что искажение произошло в слове b на четвертом такте, поскольку в этом такте . считывалс  только один разр д слова

5 Ь(Ь2), то его легко мо сно исправить, проинвертировав.

Регистры 7-9 осуществл ют выравнивание введенной при записи сдвижки.

5

0

регистр 10 выравнивает считанные первые контрольные разр ды с соответствующими им информационными словами. Блоки 11 и 13 вычисл ют свертку по модулю считанной с блока 6 и выравненной информации, определ   вторые и первые контрольные разр ды соответственно . Факты несовпадени  первых и вторых контрольных разр дов про вл - ютс  на выходах блоков 14 и 12 сравнени  в виде сигналов логической единицы . Сигналы о совпадении вторых контрольных разр дов с выхода блока 12 поступают на вход регистра 15, где осуществл етс  их задержка на три такта. При этом, как только на выходе блока 14 по вл етс  сигнал о несовпадении первых контрольных разр дов (логическа  единица на выходе блока 14), соответствующий элемент И 16-19 переводит свой выход в состо ние логической единицы перевод  подключенный к его выходу элемент НЕРАВНОЗНАЧНОСТЬ в режим инвертировани . Сбойный разр д, поступающий с регистров 7-9 или первого информационного выхода блока 6, будет проинвертирован. Подава  на вход 27 устройства сигнал блокировки , можно запретить коррекцию, принудительно устанавлива  на выходе блока 12 сигнал логического нул . После того, как этот логический нуль заполнит все разр ды регистра 15, выходы элементов И 16-19 удерживаютс 

в состо нии логического нул , запреща  инвертирование информации. При этом на информационньш вход устройства поступает нескорректированна  информаци , сопровождаема  сигналами

об ошибке на входе 29 устройства.

Claims (1)

1. Формула изобретени 

   Устройство дл  задержки цифровой информации с самоконтролем, содержа- щее блок пам ти, первый и второй блок свертки по модулю, первьй и второй блоки сравнени , причем входы первого блока свертки по модулю  вл ютс  информационными входами устройства, выход первого блока свертки по модулю подключен к входу первого контрольного разр да блока пам ти, вход синхронизации и управл ющий вход блока пам ти  вл ютс  соответственно входом синхронизации и управл ющим входом устройства, первый информационный вход первого блока сравнени  подключен к выходу второго контрольного

   0 5 0 5 o

   с

   0

   5 0 е

   разр да блока пам ти, второй информационный вход блока сравнени  соединен с выходом второго блока свертки по модулю, входы которого подключены к выходам информационных разр дов блока пам ти, вход последнего информационного разр да блока пам ти подключен к соответствующему информационному входу устройства, отличающеес  тем, что, с целью повьшени  надежности устройства, в него введены перва  и втора  группы регистров сдвига , третий и четвертый блоки свертки по модулю, регистр сдвига, элементы И и элементы неравнозначности, причем информационные входы регистров сдвига первой группы подключены к информационным входам устройства, кроме последнего, выходы регистров сдвига первой группы соединены с входами информационных разр дов блока пам ти, кроме последнего, один из входов тре тьего блока свертки по модулю соединен с последним информационным входом устройства, другие входы третьего блока свертки по модулю подключены к выходам регистров сдвига первой группы, выходы информационных разр дов блока пам ти, кроме первого информационного разр да, и выход первого контрольного разр да блока пам ти подключены к информационным входам регистров сдвига группы, выход первого информационного разр да блока пам ти и выходы регистров сдвига второй группы, кроме последнего регистра

   сдвига, соединены с первыми входами элементов НЕРАВНОЗНАЧНОСТЬ, вторые входы которых подключены к выходам элементов И, выходы элементов НЕРАВНОЗНАЧНОСТЬ  вл ютс  информационными выходами устройства, первый и второй входы второго блока сравнени  подключены соответственно к выходам по следне- го регистра сдвига второй группы и четвертого блока свертки по модулю, выход второго блока сравнени  соединено первыми входами элементов И, второй вход одного из элементов И и информационный вход регистра сдвига подключенык выходу первого блока сравнени , вторые входы других элементов И соединены с выходами разр дов регистра сдвига, входы синхронизации регистров сдвига подключены к входу синхронизации устройства , выходы второго и первого блоков сравнени   вл ютс  соответственно выходом Наличие ощибки и вы5 2 6

   ходом Местоположение ошибки устрой- Сравнени   вл етс  входом Блокиров- ства, управл ющий вход первого блока «а коррекции устройства.

   Разр д

   ETEinnilLin

   о о о

   К7

   с1

   О О

   Кб

   Номер такта

   a1 Ь2 сЗ

   Kd

   К4

   О

   а2

   ЬЗ

   с4

   О О аЗ Ь4

   Кс Kb

   КЗ К2

   О О О а4

   Ка К1