SU1548848A1 - Устройство Нисневича дл контрол двоичной информации - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и техники приема/передачи данных и может примен тьс  дл  повышени  достоверности приема последовательной информации. Целью изобретени   вл етс  повышение достоверности устройства. Устройство дл  контрол  двоичной информации содержит регистр 1 сдвига, буферный регистр 2, генератор 3 импульсов, делитель 4 импульсов, счетчик 5 импульсов, D-триггеры 6-8, дешифратор 9, регистр 10, элемент ИЛИ 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, элементы И 13 - 16, Т-триггеры 17, 18, группу 19 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ 20. 1 ил.

Description

гб

ел

Јь

00 00 Ј

00

Изобретение относитс  к вычислительной технике и технике приема/передачи данных и может примен тьс  дл  повышени  достоверности приема последовательной информации.

Целью изобретени   вл етс  повышение достоверности устройства.

На чертеже представлена функциональна  схема устройства.

Устройство дл  контрол  двоичной информации содержит регистр 1 сдвига , буферный регистр 2, г.енератор 3 импульсов, делитель 4 импульсов, счетчик 5 импульсов, D-триггеры 6-8, дешифратор 9, регистр 10, элемент ИЛИ 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, элементы И 13-16, Т-триггеры 17 и 18, группу 19 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ 20, на че ртеже также пока- заны первый (инверсный) 21 и второй (пр мой) 22 информационные входы, управл ющий вход 23 (строба очистки буфера), информационные выходы 24, первый 25 (признак заполнени  буфера) и второй 26 (признак невосстановленной ошибки) управл ющие выходы 25 и 26 устройства.

Устройство работает следующим образом,

Последовательный код входной информации поступает с буферов согла- сователей дифференциального канала (на схеме не показаны) на пр мой 22 и инверсный 21 входы устройства. В состо нии ожидани  приема информации на выходе переполнени  счетчика 5 будет уровень логической единицы. Уровень логической единицы на пр мом входе 22 подтверждает состо ние ожи- дани  устройства. Стартовый бит (уровень логического нул  на пр мом входе ) разблокирует работу делител  4 и в случае достаточной длительности (более половины заданной длитель- ности импульса одного бита) устройство начинает прием последовательной информации в регистр 1. Каждый прин тый бит подсчитываетс  в счетчике 5 и, когда число превысит заданное, на выходе переполнени  счетчика 5 по витс  уровень логической единицы. Если передаваема  последовательность завершена , то уровень логической единицы на пр мом входе 22 подтвердит это и через элемент 15 заблокирует работ делител  4. Прием информации прекращаетс  до по влени  нового стартового бита.

0

Q с

5

5

Передний фронт сигнала переполнени  устанавливает D-триггер 7 в единичное состо ние и, если D-триггер 6 будет сброшен, импульс с выхода генератора 3 через элемент 16 записывает в буферный регистр 2 выдаваемую на выходы 24 информацию. При этом тот же импульс записи с выхода элемента 16 сбрасывает D-триггер 7 и устанавливает в единичное состо ние D-триггер- 6. Уровень логической единицы на выходе 25  вл етс  признаком заполнени  буфера. D-триггер 6 сбрасываетс  только после прихода строба очистки буфера по входу 23, подтверждающему перезапись содержимого буферного регистра 2 во внешнее устройство, после чего уровень логической единицы с инверсного выхода D-триггера 6 разрешает запись в буферный регистр 2 новой информации.

Контроль информации по модулю два и ее исправление производитс  следующим образом.

Импульсы приема информации с выхода делител  4 поступают на элемент И 13, ив случае приема единицы она проходит на синхровход счетного триггера 17. В случае, если число единиц в принимаемой последовательности нечетно, на выходе Т-триггера 17 будет уровень логической единицыв свидетельствующий об отсутствии ошибки четности (этим осуществл етс  конт- роль четности по модулю два), Иначе, на выходе Т-триггера 17 будет уровень логического нул , который через элемент ИЛИ 11 может разблокировать работу дешифратора 9 кода бита ошибки .

Ошибочный бит в предлагаемом устройстве вы вл етс  путем сравнени  логических уровней в пр мого 22 и инверсного 21 информационных входов устройства на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Если уровни совпадают , то это признаетс  ошибкой, так как в нормальном режиме сигналы должны быть противоположных уровней, т.е. не совпадать. Момент совпадени  стробируетс  на элементе 14 импульсом приема информации с выхода делител  4, и в регистр 10 записываетс  код номера прин того бита информации . Этот код разблокированным дешифратором 9 будет преобразован в управл ющий потенциал на соответствующем выходе, что приводит к инвертированию логического - уровн  ошибочного бита в регистре 1 , На вход буферного регистра 4 с выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 19 поступает уже исправленна , восстановленна  информаци , Восстгчовлени  не требуетс  в случае отсутстви  ошибок при прием или искажени  уровн  на инверсном входе 21. Поэтому уровень логической единицы с выхода Т-триггера 17 через элемент ИЛИ 11 блокирует работу дешифратора 9, и прин та  информаци  с выходов регистра 1 без изменений записываетс  в буферный регистр 2„

Обнаружение ошибок двойной и большей кратности осуществл етс  путем подсчета числа совпадений логических уровней на входа 21 и 22, вы вл емых элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и стро- бируемых на элементе И 14. Импульсы с выхода элемента И 14 поступают на счетный вход Т-триггера 18, Если совпадений было меньше двух (т.е. ни одного или только одно), то на синхро- входе D-триггера 8 за все врем  контрол  не по вл етс  ни одного фронта записи логической единицы с его D-входа. В противном случае хот - бы один записывающий перепад логического уровн  на инверсном выходе Т-триггера 18 обеспечит переключение D- триггера 8 в состо ние единицы. При этом на выходе 26 формируетс  уровень логического нул , свидетельствующий о приёме информации с большим числом ошибок, восстановить которые устройство неоможет. Сигнал логической единицы с пр мого выхода триггера 8 через элемент ИЛИ 11 блокирует работу дешифратора 9.

В момент записи прин той информации в буферный регистр 2 импульсом на выходе элемента И 16 производитс  сброс Т-триггеров 17 и 18 и D-тригге- ра 8. Дл  этого импульс на выходе элемента И 16 инвертируетс  элементом НЕ 20,

Запись неверной информации в буферный регистр 2 и извещение об этом внешнего устройства производитс  дл  того, чтобы оставить внешнему устройству возможность восстановлени  данной информации другими методами. При нежелательности этого остаетс  возможность пр мого соединени  выхода 26 признака невосстанавливаемой ошибки с D-входом триггера 6, на который в ином случае (как это и

описано) подаетс  посто нный уровень логической единицы. Указанное соединение преп тствует формированию признака заполнени  буфера на выходе 25 и соответственно последующему считыванию прин той с невосстанавливаемыми ошибками информации.

Устройство не может исправл ть

П более одной ошибки в, посылке, но об- наруживает любое их количество. Фиксаци  невосстанавливаемого числа ошибок производитс  при их превышении единицы (т.к. Две ошибки уже не

г восстанавливаютс ),

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  двоичной

   0 информации, содержащее генератор импульсов , выход которого соединен с первым входом первого элемента И и первым входом делител  импульсов, выход которого соединен с входом счет5 чика импульсов и первыми входами второго и третьего элементов И регистра сдвига, выходы разр дов которого соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выхоQ ды которых соединены с соответствующими первыми входами буферного регистра , выходы разр дов которого  вл ютс  информационными выходами устройства , выходы разр дов счетчика импульсов соединены с соответствующими первыми входами регистра, выходы разр дов которого соединены с соответствующими первыми входами дешифратора, выходы которого соединены с вторыми

   л входами соответствующих элементов

   ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход переноса счетчика импульсов соединен с первым входом четвертого элемента И и , первым входом первого D-триггера,

   с второй вход которого подключен к шине логической единицы,, выход соединен с вторым входом первого элемента И, выход которого соединен с вторым входом буферного регистра, третьим

   Q входом первого D-триггера и первым входом второго D-триггера, второй вход которого подключен к шине логической единицы, инверсный выход соединен с третьим входом первого эле- , мента И, выход четвертого элемента И соединен с вторыми входами делител  импульсов и регистра, выход второго элемента И соединен с первым входом первого Т-триггера, элемент

   5

   71

   ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с вторым входом третьего эле- йента И, выход которого соединен с третьим входом регистра, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ  вл етс  первым информационным входом устройства, вторые входы регистра сдвига, второго и четвертого элементов И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ объединены и  вл ютс  вторым информационным входом устройства, третий вход и пр мой выход второго D-тригге ра  вл ютс  соответственно управл ющим входом и первым управл ющим выхо дом устройства, отличающее с   тем, что, с целью повышени  дос товерности устройства, в него введены элемент НЕ,второй Т-триггер, тре488488

   тми D-триггер и элемент ИЛИ, выход которого соединен с вторым входом дешифратора, вход элемента НЕ подклю- чен к выходу первого элемента И, выход соединен с вторым входом первого Т-триггера и первыми входами второго Т-триггера и третьего D-триггера, второй вход которого подключен к

   Ю шине логической единицы, пр мой выход соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу первого Т-триггера, второй вход второго Т-триггера подклю15 чен к выходу третьего элемента И, инверсный выход соединен с третьим входом третьего D-триггера, инверсный выход которого  вл етс  вторым управл ющим выходом устройства.

   Редактор Н.Лазаренко

   Составитель С.Берестевич

   Техред Л.Сердюкова Корректор Н„Ревска 

   Заказ 145

   Тираж 655

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР , 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   ,«--.«--. - - - - -- - - ---..--,„---«-- - -.----- -----.----- - --.-.-- - - ------------- - - - - - -

   Производственно-издательский комбинат Патент, г.Ужгород, ул. Гагарина,101

   Подписное