SU1418722A1 - Устройство дл управлени доступом к общей пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть исполь- . зовано в мультипроцессорньк и много-микромашинных системах на основе мик .ропроцессоров и микроЭВМ. Цель изобретени  - повьшение производительности системы с общей пам тью за счет повьш1вни  эффективности использовани  общей пам ти. Поставленна  цель достигаетс  тем, что устройство содержит генератор 1 тактовых импульсов, формирователь 2 одиночных импульсов, элементы ИЛИ 3 первой группы,.триггеры 4 и 5 первой и второй групп, дешифраторы 6 группы, элементы И 7,8,9, первой, второй и третьей групп, усилители-формирователи 10-13 с первой по четвертую группы, выходной регистр 14, элементы ИЛИ 15 второй группы , первый сдвигающий регистр 16, элементы И 17 четвертой группы, пер- g вый элемент ИЛИ 18, элемент И 19, вто- рой сдвигающий регистр 20, второй элемент ИЛИ 21, регистр-защелка 22, приоритетный шифратор 23 и дешифратор 24, 2 ил., (Л с:

Description

33

ZziSTL4

оо

sj

ю

го

Изобретение относитс  к вычислительной технике и может быть использовано в мультипроцессорных и МНОГОМИК

{зомашинных системах на основе микро- процессоров и микроЭВМ.

Целью изобретени   вл етс  повьше™ ние производительности системы с об-- щей за счет повьилени  эффективности нспользовани  общей нам ти, ; На фиг.1 представлена блок схема |устрой ства| на фиг.2 временные диа Ьра.ммы работы устройства при выполнеНик подключенными к нему микропроцессорами операций чтени  и записи дан- Ных в общую пам ть,

Устройство содержит генератор 1 тактовых импульсов, формирователь 2 одиночных импульсов j элементы ИЛИ 3 рервой группы, триггеры 4 и 5 первой 1 второй групп, дешифраторы 6 груп- Пы, элементы И 7-9 первоЙ5 второй и Третьей групп усилители-формирователи 10-.13 с первой по четвертзпо груп Ьы, выходной регистр .14, элементы Или J 5 второй группы, первый сдвигающий регистр .36, элементы И 17 четвертой группы, первый элемент ШЖ J8, Элемент И 19, второй сдвиг ающю ре- Гистр 20j второй элемент ИЛИ 2..,. ре- Гистр-защелку 22 j. приоритетный шифратор 23,, дешифратор 24, вькод 25 при™ Знака готовности общей пам ти рход 26 чтени ,,вход 27 записи,вход 2 Ёдреса,, информационный, .од 29 Первой группы, выход 30 адреса, вы- Ход 31 чтени  (записи), информационный вход-выход 32 второй группы, вход 33 начальной установки, выход 34 тактовых импульсов.

Устройство работает следующим об- раз.ом.

При поступлении сигнала на вход 33 начальной установки и на вторые входы группы элементов ИЛИ 15 Ъигнахсы с .их выходов поступают на входы сброса группы счетных Т-триггеров 4, Инверсные выходы последних устанавливаютс  в исходное состо ние, при котором на выходах 25 готовности общей пам ти устанавливаютс  сигналы, обеспечивающие беспрен тственную работу подключенных к устройству микропроцессор ов. Генератор формирует на своем первом выходе тактовые импульсы, поступающие на выходы 34 тактовых импульсов и обеспечивающие тактирование и синхронизацию работы подключенных к устройству микропроцессоров.

После прекращени  действи  сигнала на входе 33 один или несколько микропроцессоров 5 выполн   собствен-

ные программы обработки данных, обращаютс  к общей пам ти дл  чтени  или записи данных, В этом случае на соответствующем выходе 28 адреса устанавливаетс  адрес выбираемой

 чейки общей пам ти, поступающей на вход дешифратора 6, а с его выхода сигнал поступает на информационный вход Б-триггера,5, При этом пос.туп- ление. сигнала на один из входов чтени  26 или записи 27 соответственно на первый или второй входы соответ ствующего элемента ИЛИ 3 вызывает фо.рмирование на его выходе сигнала, поступающего на синхровход Dтриггера 5 и устанавливающего е,го

Сигнал с выхода D-триггера 5, представл ющий собой запрос микро- процессора к общей пам ти, -поступает на тактирующий вход счетного Т-триггера 4 и переводит его в состо ние, при котором на св занном с его инверсным выходом выходе 25 готовности об.ш;ей пам ти снимаетс  сигнал, обеспечивающий беспреп тственную работу

обратившегос  к общей пам ти микропроцессора . Одновременно сигнал с вы- хода I)-триггера 5 поступает на соответствующий информационный вход регистра-защелки 22 и вход соответствующего элемента И 17,

Синхронный характер функционирова ни  подключенных к устройству микропроцессоров , определ емьй тактирова-- ниам их работы от генератора , обусловливает ВОЗМОЖНОСТЬ формировани  микропроцессорами запросов к общей пам ти на соответствующих - выходах D-триггеров 5 в детерминированные моменты времени, св занные с периодом

тактовых импульсов на выходе 34, Начина  .с этого момента, на третьем выходе тактового генератора 1 формиру- етс  сери  импульсов опроса, поступающих на тактирующий вход сдвиговое го регистра 16 и первый вход элемента И 19. Число импульсов опроса в св рии равно числу .микропроцессоров М подключенных к устройству,.

По вление каждого очередного импульса опроса на тактирующем входе сдвигающего регистра 16 вызывает по вление на одном из М его выходов сигнала , поступающего на второй вход соответствующего элемента И J7e Если

3. 14

при этом на первом входе этого- эле-- мента И 17 присутствует сигнал запроса микропроцессора к общей пам ти, то сигнал с его выхода поступает на первый вход соответствующего элемента ИЛИ 15, ас выхода последнего сигнал поступает на вход сброса соответствующего счетного Т-триггера 4, При этом счетный Т-триггер 4 возвращаетс  в исходное состо ние, вследствие чего на соответствующем М выходе 25 устанавливаетс  сигнал, обеспечивающий

беспреп тственную работу обративщего с  к общей пам ти микропроцессора.

Сигнал с выхода элемента И 17 поступает также на cooтвeтctвyющий один

из М входов элемента ИЛИ 18, вызыва  по вление сигнала на его выходе, а следовательно, и на информационном входе сдвигающего регистра 20, По окончании действи  очередного импульса опроса на входе элемента И 19 на его инверсном выходе по вл етс  сигнал , поступающий на тактирующий вход сдвигающего регистра 20 и вызывающий изменение его состо ни . Если при это на информационном входе сдвигающего регистра 20 сигнал отсутствует, что определ етс  отсутствием сигнала за- проса микропроцессора к общей пам ти на первом входе соответствующего элемента И J7, то состо ние сдвигающего регистра 20 не измен етс . Таким образом, сдвигающий регистр 20 о.бес- печивает подсчет числа запросов микропроцессоров к общей пам ти на входах элементов И J7.

Если число сигналов запроса микропроцессоров к общей пам ти меньше числа М, соответствующего максимальному количеству микропроцессоров, запросы которых могут быть удовлетворены общей пам тью за врем  одного периода тактовых импульсов, т.е. за врем  длительности одного машинного такта микропроцессора, то в результате поступлени  серии импульсов опроса с третьего выхода генератора 1 на тактирующий вход сдвигающего регист- pa 16 последовательно на всех его М выходах устанавливаютс  сигналы, поступающие на входы элементов И 17. В результате этого на выходах всех тех элементов И J7, на первых входах которых присутствуют сигналы запроса микропроцессоров к общей пам ти, последовательно по вл ютс  сигналы, поступающие на соответствующие входы

элементов ИЛИ. 15 и сбрасывающие по входам сброса соответствующие счетные Т-триггеры 4. По вление на их выходах , св занных с выходами 25 готовности общей пам ти, пйложительных сигналов обеспечивает беспреп тственную работу всех М1жропроцессоров, обратившихс  к общей пам ти.дл  чтени  или записи данных.

Момент формировани  последнего М-го импульса опроса в серии на третьем выходе генератора 1 должен выбиратьс  таким образом, чтобы с учетом задержек распространени  сигнала в элементах устройства обеспечить восстановление сигнала на последнем вьгхо де 25 готовности общей пам ти, если этот сигнал предварительно был сн т в результате обращени  соответствующего микропроцессора к общей пам ти.

Если число сигналов запроса микропроцессоров к общей пам ти на входах элементов И J7 равно числу И, то в результате действи  серии импульсов опроса с третьего выхода генератора 1 все М выходов 25 готовности общей пам ти, св занных с 1бративши п с  к общей пам ти дл  чтени  или записи данных микропроцессорами, будут переведены в исходное состо ние. При этом состо ние сдвигающего регистра 20, обеспечивающего подсчет числа запросов микропроцессора к общей пам ти, изменитс  таким образом, что на его выходе установитс  сигнал, поступающий на инверсный вход элемен- та И 19 и блокирующий прохождение импульсов опроса с его первого входа на тактирующий вход сдвигающего регистра 20. Одновременно сигнал с выхода регистра 20 поступает на вход элемента ИЛИ 21, а с выхода последнего передаетс  на вход сброса сдвигающе- го регистра 16, снима  сигнал с его соответствующего выхода.

Если число сигналов запроса микропроцессоров к общей пам ти превьщ1ает число М, то в результате действи  серии импульсов опроса с третьего выхода генератора 1 последовательно будут сформированы сигналы на выходах только первых М элементов И 17, на первых входах которых присутствуют сигналы запроса общей пам ти. Это определ етс  по влением сигнала на выходе сдвигающего регистра 20, а сле- дова.тельно, и на выходе элегмента ИЛИ 21, блокирующего по входу сброса

сдвигающий регистр 16, при достижении сдвигающим регистром 20 состо ни  соответствующего подсчету М запросов микропроцессоров к общей пам ти,

В результате формировани  М сигналов на выходах элементов И 7 будут переведены в исходное состо ние М со о гветствующих выходов 25 готовности орщей пам ти, обеспечив беспреп тст- ванную работу тех М микропроцессоров, кбторые обратились к общей пам ти дл  ч|гени  или записи данных. Остальные макропроцессоры, чьи запросы к общей пам ти не могут быть удовлетворены в течение текущего периода следовани  тактовых импульсов на выходе 34 так-- импульсов вследствие недостатрч ной пропускной способности общей пам ти , в результате а:нализа состо ний св занных с ними выходов 25 готовнос-- ту. общей пам ти перейдут к выполнению дополнительного такта .ожидани , За- nfjocH к общей пам ти этих микропроцессоров , сохранившиес  на выходах соответствующих D-триггеров 5, будут участвовать в арбитраже нар ду с запросами : общей пам ти/ поступившими от других микропроцессоров во врем  очередного периода следовани  такто- вых импульс ов на выходе 34 тактовых импульсов. При этом предварительно после завершени  серии из М импульсов опроса на третьем выходе генератора I сигнал с четвертого выхода генератора 1 поступает на вход сброса сдвигающего регистра 20 и вход элемента ИЛИ 21, обеспечива  тем самым подготовку сдвигающих регистров 6и20 к работе в течение очередного периода следовани  тактовых импульсов.

Сигналы запросов микропроцессоров к общей пам ти, формируемые на выхода D-TpHi repoB 5 и поступающие на информационные входы регистра-защел кн 22, фиксируютс  в нем по сигналам вторых тактовых импульсов, поступаю- на. его тактирующий вход с первого выхода генератора J, С вькодов ре

гистра-защелки 22 зафиксированные сиг-,

налы запросов микропроцессоров к общей пам ти поступают .на соответствующие входы приоритетного шифратора 23, Последний обеспечивает формирование на выходе двоичного кода, соответствующего входу с наименьшим номером, на котором поддерживаетс  сигнал запроса микропроцессора к общей пам ти Двоичный код с выхода приоритетного

,

0 5 0 5 о о

е

5

,

0

5

шифратора 23 поступает на вход дешифратора 26, вызьша  формирование сигнала разрешени  обмена с общей пам тью на том из М его выходов, номер которого совпадает с наименьшим номером входа приоритетного шифратора 23, на котором поддерживаетс  сигнал запроса микропроцессора к общей пам ти.

Сигнал разрешени  обмена с общей пам тью, формируемый на од йом из выходов дешифратора 24, обеспечивает прохождение на выходы 30 адреса, чтени  (записи) 31 и входы-выходы 32 общей пам ти адресных, управл ющих и информационных сигналов от соответствующего микропроцессора в течение времени , равного периоду следовани  вторых тактовых импульсов на первом выходе тактового генератора 1,

По вление сигнала разрешени  обмена с общей пам тью, формируемого на одном из выходов дешифратора 24 и поступающего на вход сброса соответствующего D-триггера 5, снимает сигнал запроса микропроцессора к общей пам ти на выходе D-триггера 5 и с соответствующего информационного входа регистра-защелки 22, При этом поступление очередного импульсного сигнала с первого выхода, генератора на тактирующий вход регистра-защелки 22 обеспечит фиксацию на его вьпсодах оставшихс  необслуженными запросов микропроцессоров к общей пам ти. Далее приоритетный шифратор 23 и дешифра- тор 24 обеспечат формирование на одном из выходов последнего сигнала разрешени  обмена с общей пам тью дл  следующего микропроцессора аналогичио рассмотренному вьш1е.

За врем  одного периода следовани  тактовых импульсов на втором выходе генератора 1, используемых дл  тактировани  работы микропроцессоров и on- редел ющих длительность их машинных тактов, иа первом выходе геиератора,1 циклически по вл ютс  М импульсных сигналов вторых тактовых импульсов. Благодар  зтому за врем  длительности машинного такта работающих синхронно микропроцессоров к общей пам ти последовательно могут получить доступ до М микропроцессоров,

Формирователь 2 одиночного импульса обеспечивает вьшолнеиие временных условий дл  циклов чтени  и записи подключенной к устройству общей пам ти .

При выполнении а-м микропроцессог- ром, подключенным к устройству, цикла записи в общую пам ть сигнал с со-- ответствующего входа 27 записи поступает на второй вход первого элемента И 7, При поступлении на его первый вход сигнала разрешени  обмена с общей пам тью с соответствующего выхода дешифратора 24 на выходе элемента И 7 формируетс  сигнал, поступающий на управл ющий .вход усилител -формировател  1 2 и обеспечивающий про- хождение, сигналов с входа -выхода 29 на выход усилител -формировател  J2 и на вход-выход 32. Одновременно сигнал разрешени  обмена с общей пам тью поступает на управл ющий вход усили- тел -формироват.ел  JO, обеспечива  прохождение сигналов адреса с его информационного входа на выход 30 адреса общей пам ти. Сигнал с выхода мента И 7 поступает также на информа- ционный вход усилител -формировател  II, на выходе которого формируетс  сигнал и поступает на выход 3 чтени  (записи) общей пам ти с. приходом на . его.управл ющий вход очередного импульсного сигнала с вьпсода формировател  2 одиночного импульса.

При вьшолнении цикла чтени  данных из общей пам ти а-й микропроцессор формирует запрос к общей пам ти и получает разрешение на обмен с общей пам тью аналогично тому, как было рас смотрено ранее. Сигнал разрешени  обмена , поступа  на управл ющий вход усилител -формировател  10, обеспечи- вает прохождение сигналов адреса с входа 28 адреса на выход 30 адреса об щей пам ти, а также поступает на ; вход элемента И 9, Отсутствие сигнала на информационном входе усилител - формировател  М обеспечивает при ; , этом поддержание на выходе 3.1 чтени  (записи) общей пам ти сигнала, обеспечивающего цикл чтени  общей пам ти, С приходом очередного импульсного сигнала с выхода формировател  2 оди- ночного импульса на вход элемента-И 9 на его выходе формируетс  . сигнал, поступающий на управл ющий вход выход ного регистра J 4. При этом информаци  из выбранной  чейки общей пам ти, поступающа  на информационный вход выходного регистра J4 будет передана на информационньш вход усилител -формировател  13. Поступление сигналов на первый вход второго элемента И 8

с выхода дешифратора 6 и на его второй вход с входа 26 чтени  вызывает по вление сигнала на выходе элемента И 8 и на св занном с ним управл ющем входе усилител -формировател  13, Это обеспечивает передачу считанной из общей пам ти информации на выход усилител -формировател  i3 и на входQ ВЫХОД 29. Окончание импульсного сигнала на первом входе элемента И 9 вы- зывает прекращение действи  сигнала- на управл ющем входе вьгходного регистра 14, что обеспечивает -фиксацию ин5 формации, считьтаемой из общей пам ти и присутствующей на информационном входе выходного регистра i4.

На фиг,. 2 приведены три машинных такта Т2, ТЗ и Т4 машинных циклов, в

0 которых первьм и третий М1-1Кррпроцессо ры обращаютс  к общей пам ти дл  чте- . ни  данных, а второй мгасропроцессор - дл  записи данных, К устройству подключена обща  пам ть с быстрсдейс т5 вием, достаточным дл  обслуживани     врем  длительности одного машинного такта запросов не более, чем двз. х М1Ж ропроцессоров. Б этом случае третий микропроцессор, обративш.ийс  к общей

0 пам ти одновременно с двум  другими, вьшужд ен ожидать готовности общей пам ти и с этой целью выполн ть дополнительный такт ожидани ,

В начале второго машинного такта

г Т2 все три микропроцессора устанавливают на входах 28 адреса устройства адреса соответствующих  чеек общей пам ти, в результате чего с приходом сигналов по входам 26 чтени  от пер0 вого и третьего микропроцессоров, а также по входу 27 записи от второго; микропроцессора на входах Вгтригге- ров 5 устанавливаютс  сигналы запроса микропроцессоров к общей пам ти и

2 одновременно снимаютс  сигналы готовности с выходов 25 готовности общей пам ти. Под действием импульсов опроса , поступающих с четвертого выхода генератора 1 на так тирующий вход сдвигающего регистра 20, осуществл етс  подсчет числа запросов микропро- цессоров к общей пам ти. При этом сигналы на выходах 25 готовности общей пам ти первых двух микропроцессоров восстанавливаютс , обеспечива  тем самым возможность выполнени  ими после завершени  второго машинного такта Т2 следующего машинного такта ТЗ, Восстановление сигнала на выхо0

5

дах 25 готовности общей пам ти третьего микропроцессора будет заблокировано по влением сигнала на выходе сдвигающего регистра 20, вследствие чего третий микропроцессор после завершени  машинного такта ТЗ перейдет к выполнению такта ожидани .

Сигналы запросов микропроцессоров к общей пам ти поступают на информа- ционные входы регистра-защелки 22 и фиксируютс  в нем по импульсному сигналу , поступающему с первого выхода тактового генератора 1. Приоритетный шифратор 23 формирует на выходе код Микропроцессора с наименьшим номером, запрашивающим общую пам ть, т.е. первого микропроцессора. Дешифратор 24 преобразует этот код и формирует на своем первом выходе сигнал разрешени  обмена с общей пам тью. По этому сигналу сбрасываетс  в исходное состо ние D-триггер 5, снима  запрос первого микропроцессора к общей пам ти, а также адрес, выбираемой первьм микро- процессором  чейки общей пам ти устанавливаетс  на вькоде 30 адреса общей пам ти. На выходе 31 чтени  (записи) общей пам ти при этом будет поддерживатьс  сигнал, обеспечивающий чтение данных, хран щихс  в адресуемой  чейке общей пам ти, С одиночного импульса с выхода формировател  2 одиночного импульса считываемые из общей пам ти данные будут переданы на информационный вход усилител -формировател  13 и далее на вход-выход 2 св занный с первым микропроцессором. По окончании действи  одиночного импульса данные, поступающие из общей пам ти на информационный вход выходного регистра 14, будут зафиксированы в нем, в peзyл тaтe чего считанные из пам ти данные будут поддерживатьс  неизменными на входе-выходе 29 до окончани  действи  сигнала на вхо- ; де 26 чтени .

При по влении следующего импульсного сигнала на первом выходе генератора 1 в регистре-защелке 22 будут зафиксированы запросы к общей пам ти только второго и третьего микропроцессоров , так как запрос первого микропроцессора был удовлетворен описанным ранее способом, В этом случае сигнал разрешени  обмена будет установлен на втором выходе дешифратора 24, что вызовет сброс соответствующего D-триггера 5, Одновременно адрес выбираемой вторым микропроцессором  чейки пам ти будет установлен на выходе 30 адреса общей пам ти, а на входе-выходе 32 общей пам ти будут установлены данные, поступающие по входу-выходу 29 от второго микропроцессора . По вление очередного одиночного импульса на выходе формировател  2 одиночного импульса вызовет по вление сигнала на выходе 31 чтени  (записи) общей пам ти, обеспечива  запись данных в выбранную  чейку общей пам ти.

Таким образом, за врем  длительности второго машинного такта устройство обеспечит чтение и запись данных на. выбираемых соответственно первым и вторым микропроцессорами  чейках общей пам ти,,а третий же микропроцессор , запрос которого не был обслужен общей пам тью в течение зтога времени , перейдёт к выполнению дополнительного такта ожидани , сохранив : при этом сигнал запроса к общей пам ти на выходе D-триггера 5, Вследствие этого запрос к общей пам ти третьего микропроцессора будет удовлетворен общей пам тью во врем  действи  дополнительного такта ожидани  аналогично рассмотренному ранее дл  первого микропроцессора,

Claims (1)

1. Формулаизобретени 

   Устройство дл  управлени  доступом к общей иам ти, содержащее группу из К дешифраторов, где М - число подключаемых к пам ти абонентов, первую и вторую группы по М элементов Ив каждой, с первой по четвертую группы по М усилителей-формирователей в каждой , М выходных регистров, формирователь одиночных импульсов и генератор тактовых импульсов, первый выход которого подключен через формирователь одиночных импульсов к первым входам элементов И первой группы и к синхро- входам усилителей формирователей первой группы, выходы которых подключены к выходам чтени -записи группы устройства , а-й вход чтени , где а, ,,,:,М, устройства подключен к первому входу а-го элемента И второй группы, выход которого подключен к синхровходу а-го усилител -формировател  второй группы выход которого подключен к информационному входу а-го усилител -формировател  третьей группы и к а-му инфор

   1114

   мационному входу-выходу первой группы устройства, а-й вход адреса которого подкхпочен к входу а -го дешифратора группы и к информационному входу а-го усилител -формировател  четвертой группыэ выход которого подключен к а-му выходу адреса устройства, вы- ход а-го усилител -формировател  третьей группы подключен к а-му информационному входу-выходу второй группы устройства и к информационному входу а-го выходного регистра, выход которого подключен к информационному входу а-го усилител -формировател  второй группы, выход а-го дешифратора группы подключен к второму входу а-го элемента И второй группы, вьгход а-го элемента И первой группы подключен к входу считывани  а-го выходно- го регистра, второй выход генератора тактовых импульсов подключен к выходу тактовых импульсов устройства,, отличающеес  тем, что, с целью повышени  производительности системы с общей пам тью за счет повышени  эффективности использовани  общей ,пам ти, оно содержит дешифратор, приоритетный шифратор, регистр-защел-

   ку, первый и второй сдвигающие регист-30 четвертый выход генератора тактовых

   12

   первой группы, к первому входу элемента И третьей группы, к входу установки в О а-го триггера первой группы и к синхровходу а-го усилител - формировател  четвертой группы, выход а-го дешифратора группы, подключен к информационному входу а-го триг гера первой группы, а-и .вход записи i устройства подключен к второму входу элемента ИЛИ первой группы и к второму входу а-го элемента И третьей группы, выход которого подключен к информационному входу усилитеп -- формировател  первой группы, и к синхровходу а-го усилител -преобразовател  третьей группы, первый выход генератора тактовых импульсов подключен к синхровходу регистра-защелки, третий выход генератора тактовых импульсов подключен к синхровходу первого сдвигающего регистра и к первому входу элемента И, выход которого подключен к синхЛ ровходу второго сдвигающего регистра, информационный вход которого подключен к выходу первого элемента ИЛИ, выход второго сдвигающего регистра подключен к второму входу элемента И и к первому входу второго элемента ИЛИ,

   ру, первую и вторую группы по М триггеров , первзло и вторую группы по М элементов ИЛИ кажда , первьш и второй элементы И.ПИ, элемент И,третью и четвертую группы из М элементов. И кажда , при этом а-й, вход чтени  устройства подключен к первому входу а-го элемента ИЛИ первой группы, выход которого подключен к синхровходу а-го триггера первой группы, выход . которого подключен к счетному входу а-го триггера второй группы, к п ерво- му входу а-го элемента И четвертой группы и к а-му информационному входу, регистра-защелки, выход которого под- клзочен к входу приоритетного шифрато- ра, выход которого подключен к входу дешифратора, а-й выход которого подключен к второму входу а-го элемента И

   импульсов подключен к входу установки в о второго сдвигающего .регистра и к второму входу второго элемента ИЛИ, выход которого подключен к . входу установки в О первого сдвига- ющего регистра, а-й выход которого подключен к второму входу а-го элемента И четвертой группы, выход которого подключен к а-му входу первого элемента ИЛИ и к первому входу а-го элемента ИЛИ второй группы, выход которого подключен к входу установки в о а-го триггера второй группы, ин- версньй выход которого подключен к а-му выходу признака готовности общей пам ти устройства, вход начальной установки которого подключен к вторым входам элементов ИЛИ второй группы.