SU1444800A1 - Устройство дл сопр жени процессоров через общую пам ть в многопроцессорной системе - Google Patents

Abstract

Изобретение позвол ет реализовать многопроцессорные системы с высоким быстродействием за счет организации асинхронного обращени  процессоров через общую пам ть. Целью изобретени   вл етс  повышение надежности устройства Это достигаетс  тем, что в устройстве вместо 2к+1 счетчиков адреса, где к определ етс  количеством подключаемых к устройству процессоров, введены блок оперативной пам ти емкостью 2к+1, счетчик, второй блок управлени  пам тью, блок синхронизации и шифратор. 1 ил. а S (Л

Description

Изобретение относитс  к вычислиельной технике и может быть использовано в автоматизированных системах управлени  дл  сопр жени  процессо- ров.

Целью изобретени   вл етс  повьппе- ние надежности устройства за счет соращени  аппаратурных затрат при форировании адреса  чейки общей пам ти, д

На чертеже представлена функциональна  схема устройства дл  сопр жени  процессоров.

Устройство содержит N блоков ввода вывода 1-1-1-N, N входных регистров 15 2-1-2-N, первый-третий мультиплексоы 3-5J блок 6 оперативной пам ти, первый и второй дешифраторы 7,8| первый и второй элементы 9, 10 задержки, ервый и второй блоки 11, 12 управ- 20 лени  пам тью, каждый из которых соержит элемент ИЛИ 13, триггер 14, элемент 15 задержки, одновибратор 16, счетчик 17, шифратор 13, блок 19 синхронизации , состо щий из элементов 25 ЛИ 20, 21 и элемента 22 задержки, блок 23 формировани  за вок.

Устройство работает в .режимах Запись и Считывание. В режиме За- пись данные, которые необходимы за- 30 писать в общую пам ть системь, поступают в блоки ввода-вывода 1-1-1-N под управлением соответствующего процессора системы, что сопровождаетс  выработкой сигнала 1 по выходу кви- тировани  записи соответствующего блока ввода-вьшода.

С информационных выходов блоков ввода-вывода данные поступают на информационные входы первого мульти- 40 плексора 3, При выполнении за вки на запись сообщени  в общую пам ть системы по выходу адреса записываемой за вки блока 23 формировани  за вок вырабатываетс  сигнал 1, j который разрешает прохождение требуемых данных на выходы первого мультиплексора 3 и втооые информационные входы второго 4 и третьегоi5 мультиплексоров . На выходе признака запи- . си блока 23 формируетс  сигнал 1, который устанавливает второй 4 и третий 5 мультиплексоры в состо ние Запись , при котором на выходы этих мультиплексоров поступает информаци  -. с их вторых информационньк входов. Код с выхода второго мультиплексора 4 образует адрес заданной секции блока 6, в которую производитс  запись данных , поступающих с пыходов первого мультиплексора. 3 на выход сообщений устройства. Код с выхода третьего мультиплексора 5 содержит адрес  чейки пам ти в заданной секции блока 6, по которому производитс  считывание из блока 6 в счетчик 17, а потом запись данных в блок 6, поступающих с выходов счетчика 17 на выход устройства , адрес  чейки секции общей пам ти системы. Данные, считываемые с информационных выходов блока 6 за- письтаютс  по информационным входам в счетчик 17 и представл ют собой по содержанию адрес  чейки в заданной секции пам ти системы, куда записываютс  сообщени  с выхода сообщений устройст)за.

После окончани  цикла считывани  из блока 6, который формируетс  вторым блоком 12 управлени  пам тью (из блока 6 :в счетчик 17 записываетс  содержимое  чейки пам ти секции адресов записи блока 6), начинаетс  цикл з аииси в общую пам ть системы, которьм формируетс  первым блоком 11 управлени  пам тью. Величина задержки цикла записи в общую пам ть системы определ етс  элементом задержки в первом блоке управлени  пам тыо После око.нчани  дакла записи в общую пам ть системы с выхода второго элемента 10 задержки вырабатьшаетс  сигнал 1, которьй поступает на вход стробировани  второго дешифратора и разрешает формирование сигнала 1 на одном из его выходов, соответствующего адресу секции, общей пам ти системы, куда записываетс  сообщение. С выхода дешифратора 8 Iсигнал 1 поступает на соответствующий вход сброса записываемой за вки блока 23 дл  сброса признака за вки на з апись сообщени  в общую пам ть системы и на соответствующий вход разрешени  записи соответствующего , блока ввода-вывода 1-1-1-N. После окончани  цикла записи в общую пам ть системы параллельно со сбросом записанной за вки осуществл етс  процесс подготовки записи следующего сообщени  в эту же секцию общей пам ти системы,, который начинаетс  поступлением сигнала 1 с выхода второго элемента 10 задержки на четвертый вход блока 19 синхронизации. По этому сигналу блок 19 на первом выходе формирует сигнал 1, поступающий на вход

суммировани  счетчика 17, и после ув личени  содержимого счетчика 17 на блок 19 на втором выходе формирует сигнал 1, поступающий на первьш вход второго блока 12.управлени  пам тью , устанавлива  его в режим записи . В режиме записи второй блок 12 управлени  пам тью обеспечивает запись данных с выхода счетчика 17 по и нформационным входам блока 6 по адресу, который был ране установлен на адресных входах блока 23. В режиме ( читывание при выполнении за вки на считывание сообщени  из общей пам ти системы по одному из выходов адреса блока 23 вырабатьшает- с  сигнал 1, который разрешает прием требуемых данных в соответствующий регистр 2-1, 2-N, формирует требование в соответствующем блоке 1-1, 1-N ввода-вывода считанной информации, а также формирует код с выхода шифратора 18, который определ ет адрес секции общей пам ти системы, откуда будет производитьс  последующие считывани  сообщени  на вход сообщений устройства. На выходе Признак считывани  блока 23 формируетс  сигнал 1, который устанавливает по вторым входам второй 4 и третий 5 мультиплексоры в режим Считьшание, при котором на выход второго 4 и третьего 5 мультиплексоров соответственно поступают коды с их первых информационных входов и выбираетс  секци  адреса считывани  блока 6. Код с выходов второго и третьего 5 мультиплексоров образует соответственно адрес секции общей пам ти системы, из которой выбираетс  сообщение в соответствующий регистр 2-1, 2-N, и адрес  чейки секции адресов считывани  блока 6, в которой хранитс  адрес  чейки заданной секции общей пам ти системы, откуда считываетс  необходимое сообщение. Сигнал 1 с вькода Признак считыва- ни  блока поступает на второй вход блока 19, формиру  на его третьем выходе сигнап 1, который поступает wa второй вход второго блока 12 управлени  пам тью, устанавлива  его режим Считывание, и на второй вход первого блока 11 управлени  пам тью , устанавлива  его в режим Считывание. После окончани  цикла Считывание из блока 6 данные из заданной  чейки блока 6 записываютс  в счетчик 17 и начинаетс  цикл

ОО

Считывание из пам ти системы. Пос- ле окончани  )ц1кла Считыва1ше из пам ти системы на выходе первого элемента 9 задержки вырабатываетс  сигнал 1, который поступает на вход стробировани  первого дешифратора 7 и разрешает формирование сигнала 1 на его выходе, соответствующем адресу считываемой за вки. С этого выхода первого дешифратора 7 1 поступает на соответствующий вход сброса считанной за вки блока 23, сбрасывает за вку на считьтание сообщени  из пам ти системы и запрещает дальнейший прием информации в соответствующими регистр 2-1, 2-N. После передачи считанного сообщени  из соответствунлцего регистра 2-1, 2-N

по соответствующей шине обмена с выхода квинтировани  считывани  соответствующего блока 1-1, 1-N ввода- вывода на вход разрешени  считывани  блока 23 поступает сигнал 1, который разрешает продолжить считывание сообщений из заданной секции общей пам ти системы. Одновременно со сбросом за вки на считывание по сигналу 1 выполн етс  процесс подготовки

дл  считывани  .следующего сообщени  из этой же секции пам ти системы, который начинаетс  поступлением сигнала 1 с выхода первого элемента задержки 9 на третий вход блока 19,

По этому сигналу блок 19 вырабатывает сигнал 1, который поступает с первого выхода этого блока на вход суммировани  счетчика 17, и после увеличени  содержимого счётчика на

1 на втором выходе блока 19 формируетс  сигнал 1, который поступает на первый вход второго блока 12 управлени  пам тью, устанавлива  его в режим Запись. В режиме записи

второй блок 12 управлени  пам тью обеспечивает запись данных с выхода счетчика 17 в блок 6 по ранее установленному адресу.

Фор мул а изобретени 

Устройство дл  сопр жени  процессоров через общую пам ть в многопроцессорной системе, содержащее с первого по третий мультиплексоры, 2к-1 регистров, где к - число подлючаемых процессоров, два элемента адержки, блок формировани  за вок, блок управлени  пам тью, 2к+ блоков

5U4A8006

ввода-вьшода, первый и второй дешиф- м ти устройства и подключен к инфор- раторы, входы-выходы сообщений блоков ввода-вывода  вл ютс  входами-выходами шин обмена устройства, выходы сомационным входам блока оперативной пам ти, информационные выходы которо го подключены к информационны входа счетчика, счетный вход которого подключен к первому выходу блока синхронизации , второй и третий выходы которого подключены соответственно к

общений блоков ввода-вьтода подключв ны к информационным входам первого мультиплексора, вькод которого  вл етс  выходом сообщений устройства, выходы регистров подключены к входам сообщений соответствующих блоков ввода-вьшода , выходы квитировани  записи и считывани  которых подключены соответственно к входам за вок на запись и входам разрещени  считывани  блока формировани  за вок, выходы второго дешифратора подключены к входам сброса записанной за вки блока формировани  за вок и к входам раз м ти устройства и подключен к инфор-

мационным входам блока оперативной пам ти, информационные выходы которого подключены к информационны входам счетчика, счетный вход которого подключен к первому выходу блока синхронизации , второй и третий выходы которого подключены соответственно к

.первому и второму входам второго блока управлени  пам тью, выходы которого подключены к входам режима и строба блока оперативной пам ти, адресные входы которого подключены к выхоходам третьего мультиплексора и

выходам признака записи блока формировани  за вок, выходы адреса считывани  за вки которого.подключены к соответствующим входам разрешени 

решени  записи соответствующих блоков 20 передачи блоков ввода-вывода, к вхо- ввода-вьшода, выходы первого дешифра дам стробировани  соответствующих тора подключены к входам сброса считанной за вки блока формировани  за вок , выходы признака записи и признарегистров и к информационным входам шифратора, выходы которого подключены к первым информационным входам

ка считывани  блока формировани  за - 2Ь второго и третьего мультиплексоров.

вок подключены соответственно к.первому и второму входам блока управлени  пам тью и соответственно через первый и второй элементы задержки - к входам стробировани  первого и второго дешифраторов соответственно, первый и второй выходы блока управлени пам тью  вл ютс  выходами режима и стробировани  общей пам ти устройства соответственно, выходы разр дов адреса, выходы первого мультиплексора подключены к информационным входам второй группы второго мультиплексора , выходы которого подключены к входам первого и второго дешифраторов и  вл ютс , выходами группы разр дов адреса секции общей пам ти устройств , о тличающеес  тем что, с целью повышени  надежности за счет сокращени  аппаратурных затрат при формировании адреса  чейки общей пам ти, в него введены сметчик, блок оперативной пам ти, второй блок управлени  пам тью, блок синхронизации и шифратор, выход счетчика  вл етс  выходом адреса  чейки общей папередачи блоков ввода-вывода, к вхо- дам стробировани  соответствующих

регистров и к информационным входам шифратора, выходы которого подключены к первым информационным входам

вторые информационные входы второго и третьего мультиплексоров подключены к вых;оду соббщений устройства, первый, второй, третий и четвертый входы блока синхронизации соответственно подключены к выходам признака . записи и признака считывани  блока формировани  за вок и к выходам первого и второго элементов задержки, g вход сообщений устройства подключен к информационным входам регистров, причем блок синхронизации содержит два элемента ИЛИ и элемент задержки, . первый и второй входы первого элемен- ) та ИЛИ  вл ютс  первым и вторым входами блока синхронизации, первый и второй входы второго элемента ИЛИ  вл ютс  третьим и четвертым входами блока синхронизации, выход второго элемента ШШ подключен к входу элемента задержки и  вл етс  первым выходом блока синхронизации, выход элемента задержки  вл етс  вторым выходом блока синхронизации, выход первого элемента ИЛИ  вл етс  третьим вы- зодом (элока синхрониза Ц{И,

5

0

Claims (1)

1. Формула изобретения

   Устройство для сопряжения процессоров через общую память в многопроцессорной системе, содержащее с .первого по третий мультиплексоры, 2к-1 регистров, где к - число подключаемых процессоров, два элемента задержки, блок формирования заявок, блок управления памятью, 2к+1 блоков ввода-вывода, первый и второй дешифраторы, входы-выходы сообщений блоков ввода-вывода являются входами-выходами шин обмена устройства, выходы сообщений блоков ввода-вывода подключены к информационным входам первого мультиплексора, выход которого является выходом сообщений устройства, ' выходы регистров подключены к входам ю сообщений соответствующих блоков ввода-вывода, выходы квитирования записи и считывания которых подключены соответственно к входам заявок на запись и входам разрешения считывания 15 блока формирования заявок, выходы второго дешифратора подключены к входам сброса записанной заявки блока формирования заявок и к входам разрешения записи соответствующих блоков 20 ввода-вывода, выходы первого дешифратора подключены к входам сброса считанной заявки блока формирования заявок, выходы признака записи и признака считывания блока формирования зая- 2Ь вок подключены соответственно к.первому и второму входам блока управления памятью и соответственно через первый и второй элементы задержки к входам стробирования первого и второго дешифраторов соответственно, первый и второй выходы блока управления памятью являются выходами режима и стробирования общей памяти устройства соответственно, выходы разрядов ₃₅ адреса, выходы первого мультиплексора подключены к информационным входам второй группы второго мультиплексора, выходы которого подключены к . входам первого и второго дешифрато- j ров и являются, выходами группы разрядов адреса секции общей памяти устройств, отличающееся тем, что, с целью повышения надежности за счет сокращения аппаратурных затрат 45 при формировании адреса ячейки общей памяти, в него введены счетчик, блок оперативной памяти, второй блок управления памятью, блок синхронизации и шифратор, выход счетчика явля- 59 ется выходом адреса ячейки общей па мяти устройства и подключен к информационным входам блока оперативной памяти, информационные выходы которого подключены к информационным входам счетчика, счетный вход которого подключен к первому выходу блока синхронизации, второй и третий выходы которого подключены соответственно к первому и второму входам второго блока управления памятью, выходы которого подключены к входам режима и строба блока оперативной памяти, адресные входы которого·подключены к выхоходам третьего мультиплексора и выходам признака ’записи блока формирования заявок, выходы адреса считывания заявки которого подключены к соответствующим входам разрешения передачи блоков ввода-вывода, к входам стробирования соответствующих регистров и к информационным, входам шифратора, выходы которого подключены к первым информационным входам второго и третьего мультиплексоров, вторые, информационные входы второго и третьего мультиплексоров подключены к выходу сообщений устройства, первый, второй, третий и четвертый входы блока синхронизации соответственно подключены к выходам признака . записи и признака считывания блока формирования заявок и к выходам первого и второго элементов задержки, вход сообщений устройства подключен к информационным входам регистров, причем блок синхронизации содержит два элемента ИЛИ и элемент задержки, первый и второй входы первого элемента ИЛИ являются первым и вторым входами блока синхронизации, первый и второй входы второго элемента ИЛИ являются третьим и четвертым входами блока синхронизации, выход второго элемента ИЛИ подключен к входу элемента задержки и является первым выходом блока синхронизации, выход элемента задержки является вторым выходом блока синхронизации, выход первого элемента ИЛИ является третьим вызодом блока синхронизации.

   1444 800