JPS62120574A - ベクトル処理装置 - Google Patents
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- JPS62120574A JPS62120574A JP60260858A JP26085885A JPS62120574A JP S62120574 A JPS62120574 A JP S62120574A JP 60260858 A JP60260858 A JP 60260858A JP 26085885 A JP26085885 A JP 26085885A JP S62120574 A JPS62120574 A JP S62120574A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8061—Details on data memory access
- G06F15/8069—Details on data memory access using a cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔従来の技術〕
従来のベクトル処理装置では、ベクトルストア命令によ
るアクセスにおいてメモリバンクビジーが生じると、ロ
ードアクセスでバンクビジーが生じる場合にくらべて時
間が長くかかるため、ベクトルストア性能が低下する。
るアクセスにおいてメモリバンクビジーが生じると、ロ
ードアクセスでバンクビジーが生じる場合にくらべて時
間が長くかかるため、ベクトルストア性能が低下する。
これは、プライオリティをとった後でベクトルレジスタ
からデータを読出し、データをアラインして、主メモリ
へ転送するので、その前処理の期間もバンクビジーに含
められるからである。
からデータを読出し、データをアラインして、主メモリ
へ転送するので、その前処理の期間もバンクビジーに含
められるからである。
以下、具体例を用いて説明する。
第５図は、従来のベクトル処理装置のシステム構成を示
し、第６図はその中のストアアクセス処理部、そして第
７図はアドレス発生機構および優先順位決定機構の構成
をそれぞれ示したものである。
し、第６図はその中のストアアクセス処理部、そして第
７図はアドレス発生機構および優先順位決定機構の構成
をそれぞれ示したものである。
第５図において、１はベクトル処理装置（ＶＵ）、２は
記憶制御装置（ＭＣＵ）、３は主メモリ（ＭＳＵＯ−Ｍ
ＳＵ３）、４はアドレスバス、５はストアデータバス、
６は制御バス、１０１は命令制御部、１０２はストアア
クセスパイプライン。
記憶制御装置（ＭＣＵ）、３は主メモリ（ＭＳＵＯ−Ｍ
ＳＵ３）、４はアドレスバス、５はストアデータバス、
６は制御バス、１０１は命令制御部、１０２はストアア
クセスパイプライン。
１０３はアドレス発生部、１０４はストアアクセス処理
部、１０５はベクトルレジスタ（ＶＲ）。
部、１０５はベクトルレジスタ（ＶＲ）。
１０６は加算パイプライン（Ａ）、１０７は乗算パイプ
ライン（Ｍ）、１０Ｂは除算パイプライン（Ｄ）、２０
１は優先順位決定回路、２０２はＥＣＣ回路を表す。
ライン（Ｍ）、１０Ｂは除算パイプライン（Ｄ）、２０
１は優先順位決定回路、２０２はＥＣＣ回路を表す。
図示省略されているスカラ処理装置（ＳＵ）は。
ベクトル命令を検出すると、そのベクトル命令をベクト
ル処理装置（Ｖ Ｕ）へ送出する。
ル処理装置（Ｖ Ｕ）へ送出する。
命令制御部１０１は、ＳＵから送られてきたベクトル命
令をデコードして、それがメモリアクセス命令であるか
または、演算命令であるかを識別し、どのパイプライン
を起動するかを決定して対応するパイプライン（例えば
加算パイプライン（Ａ）２乗算パイプライン（Ｍ）、除
算パイプライン（Ｄ）、ストアパイプライン、ロードパ
イプライン（図示せず））を起動する。
令をデコードして、それがメモリアクセス命令であるか
または、演算命令であるかを識別し、どのパイプライン
を起動するかを決定して対応するパイプライン（例えば
加算パイプライン（Ａ）２乗算パイプライン（Ｍ）、除
算パイプライン（Ｄ）、ストアパイプライン、ロードパ
イプライン（図示せず））を起動する。
命令制御部１０１よりストアアクセスパイプライン１０
２に起動が行われると、アドレス発生部１０３から、Ｍ
ＣＵに対して要求が出され、プライオリティがとられた
後、ベクトルレジスタ（ＶＲ）よりストアデータを読出
してアクセス処理が行われる。
２に起動が行われると、アドレス発生部１０３から、Ｍ
ＣＵに対して要求が出され、プライオリティがとられた
後、ベクトルレジスタ（ＶＲ）よりストアデータを読出
してアクセス処理が行われる。
すなわち、ＶＵからＭＣＵに対して要求を出し。
優先順位決定回路２０１においてプライオリティ（各エ
レメントに対して）がとられると、制御バス６により、
ＶＵに対してＤＴＷ （データ転送要求）およびＩＤ情
報（各エレメントはどのＭＳＵにストアされるかという
ことを識別するアドレス情報の一部）が送出される。
レメントに対して）がとられると、制御バス６により、
ＶＵに対してＤＴＷ （データ転送要求）およびＩＤ情
報（各エレメントはどのＭＳＵにストアされるかという
ことを識別するアドレス情報の一部）が送出される。
ＶＵのストアアクセス処理部１０４は、これらの情報を
受は取ると、ベクトルレジスタ（ＶＲ）からストアデー
タを読出し、ＭＣＵに対して転送する処理を実行する。
受は取ると、ベクトルレジスタ（ＶＲ）からストアデー
タを読出し、ＭＣＵに対して転送する処理を実行する。
第６図により、ストアアクセス処理部の詳細を説明する
。
。
第６図において、１０５はベクトルレジスタ（ＶＲＯ〜
ＶＲ３）、１０９はＶＲ読出し制御部。
ＶＲ３）、１０９はＶＲ読出し制御部。
１１０はＶＲ続出しレジスタ、１１１はアラインバッフ
ァ書込みレジスタ（ＡＢＷ）、１１２はアラインバッフ
ァ （ＡＢ）、１１３は書込みアドレス部、１１４はア
ラインバッファ続出しレジスタ（ＡＢＲ）、１１５はア
ライン回路、１１６はアライン出力レジスタ（ＡＯＲ）
、１１７はアライン制御部、１１８は読出し制御部、１
１９は読出しアドレス部を表す。
ァ書込みレジスタ（ＡＢＷ）、１１２はアラインバッフ
ァ （ＡＢ）、１１３は書込みアドレス部、１１４はア
ラインバッファ続出しレジスタ（ＡＢＲ）、１１５はア
ライン回路、１１６はアライン出力レジスタ（ＡＯＲ）
、１１７はアライン制御部、１１８は読出し制御部、１
１９は読出しアドレス部を表す。
ベクトルレジスタＶＲＯ−ＶＲ３は、ＶＲ読出し制御部
１０９から指示される条件によりデータの読出しが行わ
れ、読み出されたデータは、一旦アラインバッファ （
ＡＢ）１１２にストアされる。
１０９から指示される条件によりデータの読出しが行わ
れ、読み出されたデータは、一旦アラインバッファ （
ＡＢ）１１２にストアされる。
アラインバッファ（ＡＢ）１１２に書き込まれているデ
ータは、ＭＣＵからのＤＴＷ、ＩＤ信号などに基づいて
読み出され、アライン回路１１５によりアライン（各エ
レメントがどのＭＳＵに転送するか）されて、各ＭＳＵ
に対応するストアデータバス５に送出され、ＥＣＣ回路
２０２（第１図）を通してＭＳＵへ転送される。
ータは、ＭＣＵからのＤＴＷ、ＩＤ信号などに基づいて
読み出され、アライン回路１１５によりアライン（各エ
レメントがどのＭＳＵに転送するか）されて、各ＭＳＵ
に対応するストアデータバス５に送出され、ＥＣＣ回路
２０２（第１図）を通してＭＳＵへ転送される。
第７図は、アドレス発生機構および優先順位決定機構の
細部構成を示している。
細部構成を示している。
第７図において、１０３はアドレス発生部、１２０は先
頭アドレスレジスタ（ＬＡＡ−ＬＡＤ）。
頭アドレスレジスタ（ＬＡＡ−ＬＡＤ）。
１２１はディスタンスレジスタ（ＤＲＡ〜ＤＲＤ）、１
２２は加算器、１２３はアドレス発生制御部、１２４は
アドレス変換レジスタ（ＴＲＡＮＴＲＤ）、１２５はア
ドレス変換部（ＴＲ）、１２６は要求アドレスレジスタ
（ＲＱＡ ＮＲＱＤ）。
２２は加算器、１２３はアドレス発生制御部、１２４は
アドレス変換レジスタ（ＴＲＡＮＴＲＤ）、１２５はア
ドレス変換部（ＴＲ）、１２６は要求アドレスレジスタ
（ＲＱＡ ＮＲＱＤ）。
２０１は優先順位決定回路、２０３は要求バッファ （
ＲＱ−ＱＡ−ＲＱ−ＱＤ）、２０４はメモリアドレスレ
ジスタ、２０５はアドレスパイプラインを表す。
ＲＱ−ＱＡ−ＲＱ−ＱＤ）、２０４はメモリアドレスレ
ジスタ、２０５はアドレスパイプラインを表す。
アドレス発生部１０３は、命令制御部１０１より送出さ
れる先頭アドレスＬＡ、ディスタンスＤ。
れる先頭アドレスＬＡ、ディスタンスＤ。
ベクトル長（ＶＬ）、起動信号５ＴＡＲＴをもとに、加
算器１２２で各エレメントに対応するアドレスデータを
発生し、アドレス変換部１２５（ＴＲ）によりアドレス
変換した後、要求アドレスをＭＣＵへ送出する。
算器１２２で各エレメントに対応するアドレスデータを
発生し、アドレス変換部１２５（ＴＲ）によりアドレス
変換した後、要求アドレスをＭＣＵへ送出する。
ＭＣＵでは、要求アドレスを、一旦要求バッファ（ＲＱ
−ＱΔ〜ＲＱ−ＱＤ）のバッファにセットし、優先順位
決定回路２０１に入力する。
−ＱΔ〜ＲＱ−ＱＤ）のバッファにセットし、優先順位
決定回路２０１に入力する。
優先順位決定回路２０１では、メモリアドレスレジスタ
２０４のバスコンフリクト、メモリのバンクビジー等が
チェックされ、プライオリティがとれると、ＶＵに対し
てデータ転送要求ＤＴＷとアドレス情報の一部であるＩ
Ｄとを報告して、データ要求が行われる。ＶＵはこれに
応じてベクトルレジスタから既に読出されアラインバッ
ファ１１２（ＡＢ）に格納されているストアデータを読
出し、アラインしてＭＣＵへ転送する。
２０４のバスコンフリクト、メモリのバンクビジー等が
チェックされ、プライオリティがとれると、ＶＵに対し
てデータ転送要求ＤＴＷとアドレス情報の一部であるＩ
Ｄとを報告して、データ要求が行われる。ＶＵはこれに
応じてベクトルレジスタから既に読出されアラインバッ
ファ１１２（ＡＢ）に格納されているストアデータを読
出し、アラインしてＭＣＵへ転送する。
ＭＣＵからのＭＳＵに対する起動は、ＭＣＵからデータ
を送出する段階で行われるので、一旦アドレスパイプラ
イン２０５に要求アドレスをセットし、ＭＣＵからＭＳ
Ｕにデータを転送する時点で、要求アドレスをアドレス
パイプライン２０５よりメモリアドレスレジスタ２０４
にセットして。
を送出する段階で行われるので、一旦アドレスパイプラ
イン２０５に要求アドレスをセットし、ＭＣＵからＭＳ
Ｕにデータを転送する時点で、要求アドレスをアドレス
パイプライン２０５よりメモリアドレスレジスタ２０４
にセットして。
ＭＳＵに対して起動を行う。
メモリアクセスの処理を上げるためには、バンクコンフ
リクトを少なくすることが必要であり。
リクトを少なくすることが必要であり。
ＭＳＵのインターリーブは多ければ多い程効率がよくな
るのは言うまでもない。しかし現実には。
るのは言うまでもない。しかし現実には。
インターリーブの数はハード上の制約からある程度限定
されている。
されている。
したがって、バンクのビジ一時間が短ければ短い程、バ
ンクコンフリクトの率は下がることになる。
ンクコンフリクトの率は下がることになる。
従来のベクトルストアアクセスでは、プライオリティを
とってから、既にベクトルレジスタから読出されている
ストアデータをアラインバッファＡＢに格納しているの
で、その後アラインバッファからの読出しやアラインさ
らにはＭＣＵへの転送及びＥＣＣなどの動作が行われる
ことから２Ｍ５Ｕにデータを転送するまでにかなりの時
間があった。このためバンクビジーの時間が長くなると
いう問題があった。
とってから、既にベクトルレジスタから読出されている
ストアデータをアラインバッファＡＢに格納しているの
で、その後アラインバッファからの読出しやアラインさ
らにはＭＣＵへの転送及びＥＣＣなどの動作が行われる
ことから２Ｍ５Ｕにデータを転送するまでにかなりの時
間があった。このためバンクビジーの時間が長くなると
いう問題があった。
本発明は、上記した従来の問題点を解決するため、ＭＣ
Ｕ内にストア用のデータバッファを設け。
Ｕ内にストア用のデータバッファを設け。
ＶＲから読出したデータは、アラインした後ＥＣＣを行
いＭＣＵ内のデータバッファにたくわえる。
いＭＣＵ内のデータバッファにたくわえる。
これと並行して、ＶＵからＭＣＵへの要求は発信してお
き、ＭＣＵ内の要求バッファに要求をためておく。
き、ＭＣＵ内の要求バッファに要求をためておく。
ＭＣＵ内のストアのプライオリティは、データバッファ
中に書き込まれたデータがあるかもしくは書き込まれる
ことがわかった段階で決定する。
中に書き込まれたデータがあるかもしくは書き込まれる
ことがわかった段階で決定する。
第１図は１本発明によるベクトル処理装置の原理的構成
図である。
図である。
図において、１はベクトル処理装置（ＶＵ）。
２は記憶制御装置（ＭＣＵ）、３は主メモリ （ＭＳＵ
Ｏ−ＭＳＵ３）、４はアドレスバス、５はストアデータ
バス、６は制御バス、１０１は命令制御部、１０２はス
トアアクセスパイプライン、１０３はアドレス発生部、
１０４はストアアクセス処理部、１０５はベクトルレジ
スタ（ＶＲ）、１０６は加算パイプライン（Ａ）、１０
７は乗算パイプライン（Ｍ）、１０８は除算パイプライ
ン（Ｄ）、２０１は優先順位決定回路、２０２はＥＣＣ
回路、２０６はストアデータバッファ、２０７はバッフ
ァ管理部を表す。
Ｏ−ＭＳＵ３）、４はアドレスバス、５はストアデータ
バス、６は制御バス、１０１は命令制御部、１０２はス
トアアクセスパイプライン、１０３はアドレス発生部、
１０４はストアアクセス処理部、１０５はベクトルレジ
スタ（ＶＲ）、１０６は加算パイプライン（Ａ）、１０
７は乗算パイプライン（Ｍ）、１０８は除算パイプライ
ン（Ｄ）、２０１は優先順位決定回路、２０２はＥＣＣ
回路、２０６はストアデータバッファ、２０７はバッフ
ァ管理部を表す。
ＶＵの命令制御部１０１は、ＳＵからベクトルストア命
令を受は取ると、ストアアクセスパイプラインを起動す
る。
令を受は取ると、ストアアクセスパイプラインを起動す
る。
アドレス発生部１０３は、ベクトルデータのエレメント
ごとにストアアドレスを生成し、複数（図示の例では４
本）のアドレスバス４を介してＭＣＵの優先順位決定回
路２０１に複数の要求アドレスを送出するとともに、そ
れらのアドレス情報の一部をＩＤ情報としてストアアク
セス処理部１０４に供給する。
ごとにストアアドレスを生成し、複数（図示の例では４
本）のアドレスバス４を介してＭＣＵの優先順位決定回
路２０１に複数の要求アドレスを送出するとともに、そ
れらのアドレス情報の一部をＩＤ情報としてストアアク
セス処理部１０４に供給する。
ストアアクセス処理部１０４は、優先順位決定回路２０
１でのプライオリティ決定とは関係なく。
１でのプライオリティ決定とは関係なく。
ストアデータバッファ２０６の空きを認識すると。
ベクトルレジスタ（Ｖ Ｒ）からストアデータを読出し
、アライン等の処理を行ってＭＣＵへ送出する。このと
きストアデータ送出信号も同時に送出する。
、アライン等の処理を行ってＭＣＵへ送出する。このと
きストアデータ送出信号も同時に送出する。
ＭＣＵのバッファ管理部２０７は、ストアデータ送出信
号をＶＵから受は取ると、ストアデータバッファ２０６
の書込みアドレスを決定し、ストアデータを、ストアデ
ータバッファ２０６に書き込む。なお、ストアデータは
ＥＣＣ回路２０２によってＥＣＣコードを生成されてい
る。
号をＶＵから受は取ると、ストアデータバッファ２０６
の書込みアドレスを決定し、ストアデータを、ストアデ
ータバッファ２０６に書き込む。なお、ストアデータは
ＥＣＣ回路２０２によってＥＣＣコードを生成されてい
る。
バッファ管理部２０７は、ＶＵからストアデータ送出信
号を受信すると、優先順位決定回路２０１へ通知する。
号を受信すると、優先順位決定回路２０１へ通知する。
優先順位決定回路２０１は、それにより、対応するエレ
メントのプライオリティをとり、許可できるときＭＳＵ
に対してストア要求を出し、ストアデータバッファ２０
６からストアデータを読出してデータを送出させる。
メントのプライオリティをとり、許可できるときＭＳＵ
に対してストア要求を出し、ストアデータバッファ２０
６からストアデータを読出してデータを送出させる。
本発明によれば、ＭＣＵの優先制御決定回路２０１は、
ストアアクセス要求に対するプライオリティを、ストア
データバッファに既に格納されているか、もしくは格納
制御中のストアデータについてとるため、要求が許可さ
れる場合、直ちにＭＳＵに対してストアデータを転送す
ることができ。
ストアアクセス要求に対するプライオリティを、ストア
データバッファに既に格納されているか、もしくは格納
制御中のストアデータについてとるため、要求が許可さ
れる場合、直ちにＭＳＵに対してストアデータを転送す
ることができ。
バンクビジーとする期間を、必要最小限なものとする。
次に１本発明装置の実施例構成を第２図ないし第４図に
示す。なお、これらの実施例構成は、第５図ないし第７
図で説明した従来例装置の構成を改良したものとして、
対応的に示しである。
示す。なお、これらの実施例構成は、第５図ないし第７
図で説明した従来例装置の構成を改良したものとして、
対応的に示しである。
第２図に、ＶＵのストアアクセス処理部の実施例構成を
示す。
示す。
図において、１０５はベクトルレジスタ（ＶＲＯ〜ＶＲ
３）、１０９はＶＲ読出し制御部、１１０はＶＲ続出し
レジスタ、１１５はアライン回路。
３）、１０９はＶＲ読出し制御部、１１０はＶＲ続出し
レジスタ、１１５はアライン回路。
１１６はアライン出力レジスタ（ＡＯＲ）、１１７はア
ライシ制御部、１２８はバッファ情報認識部、１２９は
アライン入力レジスタ（ＡＩＲ）。
ライシ制御部、１２８はバッファ情報認識部、１２９は
アライン入力レジスタ（ＡＩＲ）。
を表す。
バッファ情報認識部１２８は、ＭＣＵのバッファ管理部
２０７よりバッファ空き信号を受信すると、ＶＲ続出し
制御部１０９に通知する。これにより、ＶＲ続出し制御
部１０９はベクトルレジスタ（Ｖ Ｒ）の読出しタイミ
ングにおいて、ストアデータの読出しを実行する。
２０７よりバッファ空き信号を受信すると、ＶＲ続出し
制御部１０９に通知する。これにより、ＶＲ続出し制御
部１０９はベクトルレジスタ（Ｖ Ｒ）の読出しタイミ
ングにおいて、ストアデータの読出しを実行する。
第３図により後述されるように、アドレス発生部１０３
には、ＭＣＵに対する要求アドレスの一部であるＩＤ情
報（エレメントとＭＳＵＯ−ＭＳＵ３との対応を示す情
報）を一時的に保持するＴＤバッファ１２７が設けられ
ており、アドレス発生タイミングでＩＤ情報がセットさ
れている。
には、ＭＣＵに対する要求アドレスの一部であるＩＤ情
報（エレメントとＭＳＵＯ−ＭＳＵ３との対応を示す情
報）を一時的に保持するＴＤバッファ１２７が設けられ
ており、アドレス発生タイミングでＩＤ情報がセットさ
れている。
第２図において、アライン制御部１１７は、ベクトルレ
ジスタ（ＶＲＯ〜ＶＲ３）から読み出されたストアデー
タを、上記のアドレス発生部１０３からのＩＤ情報に基
づいてアラインし、ストアデータバス５に対応づけて送
出する。また、このとき同時に、ストアデータ送出信号
をＭＣＵへ送る。なお本発明による装置では、従来装置
に設けられていたアラインバッファは不要である。
ジスタ（ＶＲＯ〜ＶＲ３）から読み出されたストアデー
タを、上記のアドレス発生部１０３からのＩＤ情報に基
づいてアラインし、ストアデータバス５に対応づけて送
出する。また、このとき同時に、ストアデータ送出信号
をＭＣＵへ送る。なお本発明による装置では、従来装置
に設けられていたアラインバッファは不要である。
第３図にアドレス発生部の実施例構成を示す。
ただし簡単化のため、バスＡについてのものを代表させ
て示しである。
て示しである。
図において、１２０は先頭アドレスレジスタ（ＬＡＡ−
ＬＡＤ）、１２１はディスタンスレジスタ（ＤＲＡ〜Ｄ
ＲＤ）、１２２は加算器、１２３はアドレス発生制御部
、１２４はアドレス変換レジスタ（ＴＲＡ−ＴＲＤ）、
１２５はアドレス変換部（ＴＲ）、１２６は要求アドレ
スレジスタ（ＲＱＡ−ＲＱＤ）、１２７はＩＤバッファ
（ＩＤＢ）、２０１は優先順位決定回路、２０３は要求
バッファ（ＲＱ−ＱＡ−ＲＱ−ＱＤ）、２０４はメモリ
アドレスレジスタを表す。
ＬＡＤ）、１２１はディスタンスレジスタ（ＤＲＡ〜Ｄ
ＲＤ）、１２２は加算器、１２３はアドレス発生制御部
、１２４はアドレス変換レジスタ（ＴＲＡ−ＴＲＤ）、
１２５はアドレス変換部（ＴＲ）、１２６は要求アドレ
スレジスタ（ＲＱＡ−ＲＱＤ）、１２７はＩＤバッファ
（ＩＤＢ）、２０１は優先順位決定回路、２０３は要求
バッファ（ＲＱ−ＱＡ−ＲＱ−ＱＤ）、２０４はメモリ
アドレスレジスタを表す。
加算器１２２は、ベクトルデータのエレメントごとに先
頭アドレス（ＬＡ）にディスクンス（Ｄ）を加算して、
ＭＳＵのストアアドレスを生成し。
頭アドレス（ＬＡ）にディスクンス（Ｄ）を加算して、
ＭＳＵのストアアドレスを生成し。
アドレス変換部（ＴＲ）を介してＭＣＵへ転送する。こ
のとき、生成されたストアアドレスの一部。
のとき、生成されたストアアドレスの一部。
すなわちＭＳＵＯ−ＭＳＵ３のいずれをアクセスするか
のＩＤ情報をＩＤバッファ（ＩＤＢ）１２７に格納する
。
のＩＤ情報をＩＤバッファ（ＩＤＢ）１２７に格納する
。
ＩＤバッファＣＩＤＢ）１２７から読み出されたＩＤ情
報は、第２図のアライン制御部へ送られ。
報は、第２図のアライン制御部へ送られ。
ベクトルレジスタ（ＶＲＱ〜ＶＲ３）から読み出された
ストアデータが、どのＭＳＵのストアデータバスに転送
されるべきかを決定するために使用される。
ストアデータが、どのＭＳＵのストアデータバスに転送
されるべきかを決定するために使用される。
ＭＣＵの優先順位決定回路２０１は、ストアデータバッ
ファ２０６（第１図、第４図）にストアデータが書き込
まれているときにバッファ管理部から出力されるプライ
オリティ許可信号が存在するとき、プライオリティ許可
つまりＭＳＵに対する起動することの許可を行う。
ファ２０６（第１図、第４図）にストアデータが書き込
まれているときにバッファ管理部から出力されるプライ
オリティ許可信号が存在するとき、プライオリティ許可
つまりＭＳＵに対する起動することの許可を行う。
第４図に、ＭＣＵのバッファ管理部の実施例構成を示す
。
。
図において、２０２はＥＣＣ回路、２０６はストアデー
タバッファ、２０７はバッファ管理部。
タバッファ、２０７はバッファ管理部。
２０８はバッファ書込み制御回路、２０９は書込みアド
レスレジスタ、２１０は蓄積量カウンタ。
レスレジスタ、２１０は蓄積量カウンタ。
２１１はバッファ蓄積量検出回路、２１２はバッファ読
出し制御回路、２１３は読出しアドレスレジスタを表す
。
出し制御回路、２１３は読出しアドレスレジスタを表す
。
ＶＵよりストアデータが転送されると、ＥＣＣ回路２０
２でＥＣＣコードを生成し、ストアデータバッファ２０
６に印加する。
２でＥＣＣコードを生成し、ストアデータバッファ２０
６に印加する。
バッファ管理部２０７のバッファ書込み制御回路２０８
には、ＶＵから、ストアデータが転送される際にストア
データ送出信号が送られてくる。
には、ＶＵから、ストアデータが転送される際にストア
データ送出信号が送られてくる。
バッファ書込み制御回路２０８は、このストアデータ送
出信号を受信するたびに、ストアデータバッファ２０６
に対する書込みアドレスと書込み可能信号とを生成し、
ストアデータバッファ２０６に印加する。これにより、
ＶＵから転送されたストアデータは、ストアデータバッ
ファ２０６の指定されたアドレスに書き込まれる。
出信号を受信するたびに、ストアデータバッファ２０６
に対する書込みアドレスと書込み可能信号とを生成し、
ストアデータバッファ２０６に印加する。これにより、
ＶＵから転送されたストアデータは、ストアデータバッ
ファ２０６の指定されたアドレスに書き込まれる。
またストアデータ送出信号は、受信されるたびに蓄積量
カウンタ２１０によってカウントアツプされる。バッフ
ァ蓄積量検出回路２１１は、蓄積量カウンタ２１０のカ
ウント値をチェックし、Ｏでないとき、優先順位決定回
路２０１ （第３図）にプライオリティ許可信号を送る
。
カウンタ２１０によってカウントアツプされる。バッフ
ァ蓄積量検出回路２１１は、蓄積量カウンタ２１０のカ
ウント値をチェックし、Ｏでないとき、優先順位決定回
路２０１ （第３図）にプライオリティ許可信号を送る
。
優先順位決定回路２０１がプライオリティをとった結果
のプライオリティ信号は、バッファ管理部２０７のバッ
ファ読出し制御回路２１２に与えられ、ストアデータバ
ッファ２０６からストアデータを読み出させるとともに
、蓄積量カウンタ２１０にも印加されて、これをカウン
トダウンさせる。
のプライオリティ信号は、バッファ管理部２０７のバッ
ファ読出し制御回路２１２に与えられ、ストアデータバ
ッファ２０６からストアデータを読み出させるとともに
、蓄積量カウンタ２１０にも印加されて、これをカウン
トダウンさせる。
これにより、蓄積量カウンタ２１０は、常にスドアデー
タバッファ２０６に書き込まれたデータ数から読み出さ
れたデータ数を差し引いた現在の蓄積量を表示すること
になる。
タバッファ２０６に書き込まれたデータ数から読み出さ
れたデータ数を差し引いた現在の蓄積量を表示すること
になる。
バッファ書込み制御回路２０８の書込みアドレスレジス
タ２０９とバッファ読出し制御回路２１２の読出しアド
レスレジスタ２１３は、それぞれストアデータバッファ
２０６の書込みアドレスと読出しアドレスとを保持し、
書込みと読出しとが行われるたびに順次のアドレス値に
更新される。
タ２０９とバッファ読出し制御回路２１２の読出しアド
レスレジスタ２１３は、それぞれストアデータバッファ
２０６の書込みアドレスと読出しアドレスとを保持し、
書込みと読出しとが行われるたびに順次のアドレス値に
更新される。
本発明によれば、ＭＳＵへの起動がプライオリティと同
時に行えるので、バンクビジーの期間を短縮することが
可能となり、処理効率が改善される。
時に行えるので、バンクビジーの期間を短縮することが
可能となり、処理効率が改善される。
第１図は本発明の原理を示すシステムの構成図。
第２図はＶＵ内のストアアクセス処理部の実施例構成図
、第３図はＶＵ内のアドレス発注部の実施例構成図、第
４図はＭＣＵ内のバッファ管理部の実施例構成図、第５
図は従来例装置のシステム構成図、第６図はストアアク
セス処理部の従来例構成図、第７図はアドレス発生機構
および優先順位決定機構の従来例構成図である。 第１図中。 ｌ：ベクトル処理装置（ＶＵ） ２：記憶制御装置１（ＭＣＵ） ３：主メモリ （ＭＳＵＯ〜ＭＳＵ３）１０２ニスドア
アクセスパイプライン １０３ニアドレス発生部。 １０４ニスドアアクセス処理部。 １０５：ベクトルレジスタ（Ｖ Ｒ） ２０１：優先順位決定回路 ２０６：ストアデータバッファ ２０７：バッファ管理部 をそれぞれ示す。
、第３図はＶＵ内のアドレス発注部の実施例構成図、第
４図はＭＣＵ内のバッファ管理部の実施例構成図、第５
図は従来例装置のシステム構成図、第６図はストアアク
セス処理部の従来例構成図、第７図はアドレス発生機構
および優先順位決定機構の従来例構成図である。 第１図中。 ｌ：ベクトル処理装置（ＶＵ） ２：記憶制御装置１（ＭＣＵ） ３：主メモリ （ＭＳＵＯ〜ＭＳＵ３）１０２ニスドア
アクセスパイプライン １０３ニアドレス発生部。 １０４ニスドアアクセス処理部。 １０５：ベクトルレジスタ（Ｖ Ｒ） ２０１：優先順位決定回路 ２０６：ストアデータバッファ ２０７：バッファ管理部 をそれぞれ示す。
Claims (3)
- （１）それぞれが１個または複数個のエレメントからな
るベクトルレジスタ（１０５）と、前記ベクトルレジス
タ（１０５）からデータを読出しつつ、１本または複数
本のデータバスをもって主メモリ（３）に書込み動作を
行うストアアクセスパイプライン（１０２）および記憶
制御装置（２）とを有するベクトル処理システムにおい
て、 前記記憶制御装置（２）は、ベクトルレジスタ（１０５
）から読み出されたデータを一旦蓄えるストアデータバ
ッファ（２０６）と、メモリアクセス競合制御のための
優先順位決定回路（２０１）とをそなえ、ストアアクセ
スパイプライン（１０２）から主メモリ（３）へのスト
アアクセス要求にあたって、前記ストアデータバッファ
（２０６）に既にデータが蓄えられているかもしくは、
ストアデータバッファ（２０６）にベクトルレジスタ（
１０５）からデータが書き込まれることが認識されたか
のいずれかの状態を検出した後で、ストアアクセスパイ
プライン（１０２）から優先順位決定回路（２０１）へ
の要求を許可するようにして、主メモリ（３）にアクセ
スすることを特徴とするベクトル処理装置。 - （２）特許請求の範囲第１項記載のベクトル処理装置に
おいて、ベクトルレジスタとデータバッファとの間にア
ライン処理部を設け、 複数本のデータバスをもって主メモリに書込み動作を行
う場合、ベクトルレジスタから読み出されたデータは、
ストアアクセスパイプラインから優先順位決定回路への
アドレス情報の一部を使用してアライン処理部において
アライン処理した後、データバッファに書き込むことを
特徴とするベクトル処理装置。 - （３）特許請求の範囲第１項または第２項記載のベクト
ル処理装置において、 ストアアクセスパイプラインから優先順位決定回路へ送
られるアドレス情報の一部を一旦保持するアドレスバッ
ファレジスタを設け、ストアアクセスパイプラインから
優先順位決定回路へ要求及びアドレス情報が送出される
ごとに、アドレス情報の一部を上記アドレスバッファレ
ジスタにセットし、ベクトルレジスタからデータが読み
出されるタイミングにあわせて、アドレスバッファレジ
スタの内容を読出して、アライン処理部においてアライ
ン処理するようにしたことを特徴とするベクトル処理装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260858A JPS62120574A (ja) | 1985-11-20 | 1985-11-20 | ベクトル処理装置 |
| CA000523145A CA1273713A (en) | 1985-11-20 | 1986-11-17 | Vector processing system |
| EP86309058A EP0223607B1 (en) | 1985-11-20 | 1986-11-19 | Vector processing system |
| US06/932,324 US4827407A (en) | 1985-11-20 | 1986-11-19 | Vector processing system |
| DE8686309058T DE3687822T2 (de) | 1985-11-20 | 1986-11-19 | Vektorverarbeitungssystem. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260858A JPS62120574A (ja) | 1985-11-20 | 1985-11-20 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120574A true JPS62120574A (ja) | 1987-06-01 |
Family
ID=17353729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260858A Pending JPS62120574A (ja) | 1985-11-20 | 1985-11-20 | ベクトル処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4827407A (ja) |
| EP (1) | EP0223607B1 (ja) |
| JP (1) | JPS62120574A (ja) |
| CA (1) | CA1273713A (ja) |
| DE (1) | DE3687822T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438560A (ja) * | 1990-06-04 | 1992-02-07 | Koufu Nippon Denki Kk | ストアデータ転送方式 |
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Family Cites Families (20)
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-
1985
- 1985-11-20 JP JP60260858A patent/JPS62120574A/ja active Pending
-
1986
- 1986-11-17 CA CA000523145A patent/CA1273713A/en not_active Expired
- 1986-11-19 US US06/932,324 patent/US4827407A/en not_active Expired - Fee Related
- 1986-11-19 EP EP86309058A patent/EP0223607B1/en not_active Expired - Lifetime
- 1986-11-19 DE DE8686309058T patent/DE3687822T2/de not_active Expired - Fee Related
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| DE3687822T2 (de) | 1993-06-09 |
| CA1273713C (en) | 1990-09-04 |
| CA1273713A (en) | 1990-09-04 |
| DE3687822D1 (de) | 1993-04-01 |
| EP0223607A2 (en) | 1987-05-27 |
| EP0223607B1 (en) | 1993-02-24 |
| US4827407A (en) | 1989-05-02 |
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