SU1633418A1 - Устройство управлени доступом к пам ти дл обмена массивами данных в многопроцессорной системе - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  работы в мультипроцессорной системе обработки данных, использующей общую информационную шину дл  доступа к общим ресурсам, 3/00, 3/04, ДОв частности к общей пам ти группы процессоров или системы в целом. Цель изобретени  - повышение производительности многопроцессорной системы за счет уменьшени  времени работы с общей шиной процессора и интенсивности обращени  к ней. Устройство содержит блок 1 дешифрации, блок 2 регистров-счетчиков, блок 3 управлени , коммутатор 4 управлени , коммутатор 8 адреса, коммутатор 9 данных, блоки 37 и 38 внутренней и внешней пам ти. Устройство дополнительно содержит мультиплексор 12, схим I 1 сравнени , регистр-счегчик 10, коммутаторы 5. 6, формирователь 7 импульсов, триггер 13, элементы ИЛИ 14,15, элементы И 16-20. Это позвол ет исключить буферизацию передаваемых из пам ти-источника к пам ти-приемнику данных, что уменьшает врем  загрузки массива за счет уменьшени  интенсивности обращени  процессора к общей шине. 3 з.п. ф-лы, 5 ил. & (Л

Description

Pui /

Изобретение относитс  к вычислительной технике и предназначено дл  работы в мультипроцессорной системе обработки данных, использующей общую информационную шину дл  доступа к общим ресурсам, в частности к общей пам ти группы процесоров или системы в целом

Целью изобретени   вл етс  повышение производительности многопроцессорной системы за счет уменьшени  времени работы с общей шиной процессора и интенсивности обращени  к ней

На фиг I приведена функциональна  схема устройства, на фиг 2-4 - функцио нальные схемы блоков дешифрации, регистров-счетчиков и управлени  соответственно , на фиг 5 - временна  диаграмма работы устройства

Устройство (фиг 1) содержит блок 1 дешифрации , блок 2 регистров счетчиков, блок 3 управлени , коммутатор 4 управлени , коммутаторы 5 и 6, формирователь 7 импульсов , коммутаторы адреса 8 и данных 9, регистр-счетчик 10, схему 11 сравнени , мультиплексор 12, триггер 13, элементы ИЛИ 14 и 15, элементы И 16 - 20, первый 21 и второй 22 информационные входы-выходы устройства, адресный вход 23 устройства и адресный вход выход 24 устройства, вход 25 признака режима устройства, вход 2Ь признака пам ти устройства, вход 27 призна ка обращени  устройства, вход-выход 28 признака режима устройства, вход-выход 29 признака пам ти устройства, вход-выход 30 признака обращени  устройства, вход- выход 31 признака пр мого доступа устройства , вход-выход 32 системной IOTOBHOCTH устройства, внешний синхронизирующий вход 33 устройства, выход 34 запроса магистрали устройства, выход 35 готовности устройства, вход 36 разрешени  захвата ма гистрали устройства, а также блоки внутренней 37 и внешней 38 пам ти

Блок 1 дешифрации (фиг 2) содержит дешифратор 39, триггеры 40 и 41, счетчик 42, элементы И 43-45 и элемент ИЛИ 4Ь

Блок 2 регистров-счетчиков (фиг 3) со держит регистры-счетчики 47 и 48

Блок 3 управлени  (фиг 4) содержит регистр 49 сдвига, коммутатор 50, триггер 51, формирователь 52 импульсов, элементы И 53 и 54 и элемент ИЛИ 55

Устройство работает следующим обра юм

При вс ком обращении на адресном входе 23 устройства установлен код адреса, на входе 25 признака режима устройства - сигнал, определ ющий направление передачи слова, на входе 26 признака пам ти устройства - сигнал, интерпретирующий код адреса в качестве положени   чейки пам ти или номера устройства ввода-вывода, на входе 27 признака обращени  устройства - сигнал обращени , формирование которого производитс  на такт ранее сигнала на входе 25, а сн тие - одновременно с окончанием последнего Перед обращением, реализующим обмен данными по каналу пр мого доступа, в устройстве программно осуществл етс  последовательна  запись величин , задающих адрес начальной  чейки щ  занесени  массива информации, длину массива и признак режима параллельного об мена Запись первых двух указанных величин производитс  соответственно в регистры- счетчики 47 и 48 При этом на входах 25 и 26 задаютс  активные низкие уровни сигналов, на входе 27 - высокий, а на адресном входе 23 - од, старшие позиции которого воз действуют на элемент И 43 и вызывают на его выходе сигнал низкого уровн , что сов

местно с кодом группы младших разр дов адресного входа 23 приведет к активи}ацпи первого, а затем и второго выходов дешиф ратора 39, сигналы с которых используютс  как импульсы занесени  информации соответственно в pei истры-счетчики 47 и 48 При

0

этом значени , записываемые в указанные

регистры счетчики 47 и 48, определ ютс  со сто нием первого информационного вхота выхода 21 .Третий выход дешифратора 19 предназначен дл  указани  режима обмена

5 массивом данных по каналу пр мого доступа и активизируетс  аналогичным образом перед выполнением обращени , реали- щующим чтение первого элемента массива из блока 38 внешней пам ти По вление на третьем выходе дешифратора 39 импульса

0 поступающего на единичный вход триггера 41, установит на инверсном выходе послед него активный уровень «Ло 0, что вызывает подключение через мультиплексор 12 к выходам регистра-счетчика 47 адресных линии блока 37 внутренней пам ти, тем самым

5 задава  на них адрес начальной  чейки дл  занесени  информации, а через элемент И 18 определ ет наличие уровн  «Лог О (признака режима записи) на упрарп ющеч входе записи/чтени  блока 37 внутренней пам ти

Сигнал низкого уровн  на третьем выходе дешифратора 39  вл етс  также им пульсом записи информационной константы в счетчик 42, который работает в вычитающем режиме и предназначен дл  задани 

5 временного интервала ожидани  Введение счетчика 42 позвол ет прин ть участие в ре жиме обмена массивом данных по каналу пр мого доступа большему числу процессоров системы

0Высокий уровень сигнала на пр мом вы

ходе фиггера 41 при наличии «Ло| 1 на выходе счетчика 42, установленной в репгль- тате записи информационной константы, разрешит в следующем цикле обращени  (чтени  из блока 38 внешней пам ти) про

5 хождение синхроимпульсов с входа 33 через эаемент И 45 на счетный вход счетчика 42 По вление «Лог 1 на входе 27 в цикле чтени  из блока 38 внешней пам ти перс

ключиг триггер 40 готовности в соответствии с состо нием информационного входа в состо ние «Лог. О, что через элемент И 20 установит запрещающий низкий уровень сигнала на выходе 35 готовности, который, бу- дучи восприн тым в такте перед реализацией чтени , запретит изменение состо ний адресного входа 23 и всех управл ющих входов 25-27 на требуемое число тактов, необходимые дл  завершени  обмена

По истечении заданною временного интервала ожидани  на выходе счетчика 42 устанавливаетс  «Лог. О, запрещающий дальнейшее прохождение синхроимпульсов на счетный вход последнего и снимающий через элемент ИЛИ 46 блокировку на четвер- том входе элемента И 44, что определит по вление активного сигнала уровн  «Лог. I на выходе 34 запроса магистрали.

В ответ на этот сигнал запроса от системного арбитра магистрали (не приведен) в соответствии с заданной системой приоритетов на вход 36 разрешени  захвата магистрали поступает высокий уровень, который открывает коммутаторы 4 -6 и 8, воздейству  на их управл ющие входы, и ком- мутатор 9 данных, воздейству  на ею второй управл ющий вход через элемент ИЛИ 14. В результате на адресном входе-выходе 24 устройства и на выходах 28-30 установ тс  копии состо ний соответствующих входов 23 и 25-27, а коммутатор 9 данных в соответствии с состо нием первою управл ющего входа, определ емом наличием «Лог 1 на входе 25, осуществл ет передачу данных с второго информационного входа-выхода 22 на первый информационный вход-выход 21 устройства Комму- гаторы 4-6, 8 и 9 открыты до тех пор, пока не закончитс  текущий цикл обращени  к блоку 38 внешней пам ти, длительность которого регулируетс  интервалом наличи  сигнала низкого уровн  на выходе 35 го-

товности устройства, определ емом в рас-

сматриваемом случае состо нием триггера 40. В дальнейшем, по причине завершени  цикла обращени , сн тие признак;, режима чтени  воспринимаетс  с входа 25 арбитром магистрали,который устанавливает на входе 36 разрешени  захвата магистрали уровень «Лог. О, закрыва  все коммутаторы

Коммутатор 4, передава  на выходы 28 - 30 состо ни  соответствующих входов, вызывает переключение элемента И 53 из состо ни  «Лог. О на противоположное, в результате чего открываетс  коммутатор 50, задава  теперь состо ние входа-выхода 32 системной готовности, а формирователь 52 импульсов вырабатывает сигнал,  вл ющийс  импульсом записи в регистр- счетчик 10 адреса первого элемента считы- ваемого массива в блоке 38 внешней пам ти. По ниспадающему фронту этого же импульса триггером 51 на информационном входе ре

0

гистра 49 сдвига установитс  высокий уровень сигнала, разрешающий работ последнего . Выходы регистра-счетчика 48 используютс  при формировании сигналов необходимой длительности, требуемых дл  управлени  выборкой блока 38 внешней пам ти, дл  управлени  счетным входом регистра - счетчика 10 и дл  управлени  в.хо,юм-выходом 32, который через племен И 19, ИЛИ 15, И 17 задает состо ние входа управлени  выборкой блока 37 внутренней пам ти, через элемент И 16 - счетной; входа регистрон-сч(. тчиков 47 и 48.

Таким образом, при наличии на управл ющем входе записи/чтени  блока 38 внешней пам ти разрешающего уровн  режима чтени , установленного на весь цикл обращени  первым выходом коммутатора 4 управлени , на входе управлени  выборкой устанавливаетс  разрешающий сигнал с первого выхода регистра 49 сдвша, на адресном входе - адрес первого элемента пересылаемою массива данных с выхода регисгра- счегчика 10, который повтор ет состо ние адресного входа-выхода 24 в активном интервале обращени  дл  приема кода адреса первой  чейки в цикле чтени  массива информации в режиме пр мого доступа, а в дальнейшем, при передаче остальных элементов , работающих в счетном режиме, происходит чтение первого элемента массива данных из блока 38 внешней пам ти. Считанна  информаци  выставл лс  на втором информационном в ходе-вы АО и 22 и через двунаправленный коммутатор 9 данных передаетс  на первый информационный вход- выход 21 устройства, откуда поступает на информационный вход-выход блока 37 внутренней пам ти, на адресном входе которого уже находитс  адрес начальной  чейки дл  занесени  массива, на управл ющем входе записи/чтени  -- низкий уровень режима записи с выхода элемента И 18. а на входе управлени  выборкой - CHI нал с выхода элемента И 17, в соответствии с которым производитс  запись пересылаемой информации по указанному адресу.

Дл  формировани  повторных обращений в блок 38 внешней пам ти блок 3 управлени  обеспечивает обращение дл  возрастающей последовательности адресов следующим образом. Наличие низкого активного уровн  на входе-выходе 31 признака пр мого доступа устройства через элементы И 54, ИЛИ 55 представл ет возможность регистру 49 сдвига после каждою переданного байта данных формировать сигналы приращени  регистров-счетчиков 10.47 и 48. в соответствии с которыми измен ютс  адреса источника, приемника информации и длина передаваемого массива. В остальном пересылка всех последующих элементов осуществл етс  аналогично пересылке первого элемента массива данных При передаче

предпоследнего элемента массива регистр- счетчик 48, содержащий первоначальную длину массива и работающий в вычитающем режиме, на выходе переноса формирует импульс, который, поступа  на единичный вход триггера 40, установит его пр мой выход в состо ние «Лог. 1, снима  тем самым блокирующий уровень «Лог. О на первом входе элемента И 20. В результате при окончании текущего импульса отрицательной пол рности на входе-выходе 32 элементом И 20 установитс  разрешающий уровень на выходе 35 готовности устройства, который, будучи восприн тым, разрешает выполнение следующего такта рассматриваемого обращени  - реализацию чтени , в котором осуществл етс  передача последнего элемента пересылаемого массива данных. По его завершении измен ютс  состо ни  всех управл ющих входов 25-27, что свидетельствует об окончании данного обращени  к блоку 38 внешней пам ти.

Выше представлено описание работы устройства , получившего разрешение от арбитра магистрали (наличие высокого уровн ) на входе.36 разрешени  захвата магистрали) в случае передачи массива информации в режиме пр мого доступа между блоками внешней 38 и внутренней 37 пам ти.

В многопроцессорных конфигураци х каждый активный функционально однородный элемент-процессор, способный по собственной инициативе и асинхронно в системе выполнить поиск работы, реорганизацию управл ющих таблиц, управл ющей информации и обмен данными с общедоступными запоминающими устройствами - включает указанные функциональные узлы 1, 2, 7, 9, 11-20 и 37 с конечными элементами 4-6, 8 и 9 и способен при обменах задать состо ние управл ющих входов 25-27.

В многопроцессорной системе, состо щей из процессоров, таких устройств содержитс  N и при необходимости возможно совмещение двух и более обменов дл  отдельных устройств, что значительно уменьшает интенсивность обращени  к общей шине; при этом одно устройство работает в активном режиме, а все остальные - в пассивном (т.е. без получени  разрешени  общей шины). Дл  обеспечени  совмещени  обменов при установке активным устройством на управл ющем входе-выходе 31 признака режима пр мого доступа, в каждом из устройств формирователь 7 импульсов вырабатывает импульс,  вл ющийс  управл ющим сигналом схемы 11 сравнени , в течение интервала активности этого сигнала схемой 1 1 сравнени  осуществл етс  сравнение адресных кодов, наход щихс  на адресном входе 23 устройства и на адресном входе- выходе 24 устройства, а также сравниваютс  состо ни  входа 25 и входа-выхода 28. При совпадении указанных кодов, которое

возникает при требовании аналогичного обмена другими подобными устройствами системы до начала обмена в одном (активном) из них, на выходе схемы 11 сравнени  пассивного устройства по вл етс  импульс, который , поступа  на информационный BXOI триггера 13, по ниспадающему фронту сигнала с выхода формировател  7 импульсов установит на пр мом выходе триггера 13 уровень «Лог. 1, который, в свою очередь,

через элемент ИЛИ 14 определит активное состо ние второго управл ющего входа коммутатора 9 данных, снимет через элемент И 44 сигнал запроса магистрали на выходе 34 и через элемент И 16 обеспечит поступ

ление счетных импульсов на счетный вход блока 2 регистров-счетчиков. Таким обра зом, в устройовах системы, успевших выставить требование аналогично обмена- массивом данных до начала обмена в активном устройс ве, на управл ющих входах ус;

0 ройства устанавливаютс  уровни, обеспечивающие работу данных устройств в ука занном режиме; далее обмен массивом информации осуществл етс  так же. как и в активном устройстве.

5 Временные диаграммы (фиг. 5) иллюстрируют работу предлагаемого устройства (цикл чтени ) в режиме пр мого доступа. Блок 38 внешней пам ти при этом выполн ет операцию чтени , а блок 37 miyi Peii ней пам ти - операцию записи.

0 Операци  одиночного чтени  из блока 38 внешней пам ти соответствует передаче первого элемента массива в режиме пр мого доступа. Отличие состоит в том, что считанна  информаци  принимаетс  в микропроцессор , а не в блок 37 вн тренней

5 пам ти, работа которого в этом случае блокируетс  элементом ИЛИ 15. При операции одиночной записи в блок 38 внешней пам ти наличие сигнала низкого уровн  на входе 25 обусловит изменение направлени  передачи коммутатора 9 данных (с входа- выхода 21 на вход-выход 22), а низкий уровень входа-выхода определит по состо нию WE режим записи дл  блока 38 внешней пам ти.

Одиночные обращени  (чтение/запись) к

5 блоку 37 внутренней пам ти выполн ютс  процессором. В этом случае информационные , адресные и управл ющие сигналы дл  пам ти традиционно определ ютс  состо нием входов 21, 23, 25-27.

Claims (1)

1. Устройство управлени  доступом к пам ти дл  обмена массивами данных в многопроцессорной системе, содержащее блок дешифрации , блок регистров-счетчиков, блок управлени , коммутатор управлени , коммутатор адреса, коммутатор данных, блоки внутренней пам ти и внешней пам ти, причем первый информационный вход-выход стройУ

IU

ства подключен к первому информационному входу-выходу коммутатора данных и к информационному входу блока регисгров- счетчиков, первый и вюрой входы занесени  которого соответственно соединены с первым и вторым управл ющими выходами блока дешифрации, группа разр дов первого информационного входа которого подключена к разр дам адресного входа устройства , который соединен с информационным входом коммутатора адреса, информационный вход-выход которою соединен с адресным входом-выходом устройства, входы- выходы признаков режима, пам ти и обращени  устройства подключены к соответствующим информационным выходам коммутатора управлени , из которых два последних соответственно соединены с входом признака пам ти и входом признака обращени  блока управлени , вход синхронизации которого подключен к внешнему син- ронизирующему входу устройства, управл ющий вход коммутатора управлени  соединен с одноименным входом коммутатора адреса, а соответствующие информационные входы коммутатора управлени  подключены к входам признаков режима, пам ти, обращени  устройства, с которыми соединены одноименные входы блока дешифрации, первый управл ющий вход коммутатора данных соединен с входом признака режима устройства, второй информационный вход- выход - с информационным входом-выходом блока внешней пам ти и с вюрым информационным входом-выходом устройства, отличающеес  тем, что, с целью повышени  производительности многопроцессорной системы за счет уменьшени  времени работы с общей шиной процессора и интенсивности обращени  к ней, в него введены мультиплексор , схема сравнени , регистр-счетчик, коммутаторы, формирователь импульсов, триггер, элементы ИЛИ, элементы И, причем первый информационный вход-выход устройства подключен к входу соответствующих разр дов второго информационного входа блока дешифрации и к информационному входу-выходу блока внутренней пам ти, адресный вход которого соединен с информационным выходом мультиплексора, первый информационный вход которого соединен с информационным выходом блока регистров счетчиков, а второй информационный вход соединен с адресным входом устройства и с первым входом первой группы входов схемы сравнени , второй вход первой группы входов которой подключен к входу признака режима устройства, второй вход второй группы входов - к входу-выходу признака режима устройства, первый вход второй группы входов - к информационному выходу коммутатора адреса, управл ющий вход которого соединен с одноименными входами первого и второго коммутаторов, входом разрешени  захвата магистрали устройства

0

5

0

5

0

0

5

0

и первым входом первого элемента ИЛИ. выход которого соединен с вторым управл ющим входом коммутатора данных, первым входом первого элемента И и первым управл ющим входом блока дешифрации, второй вход первого элемента ИЛИ подключен к пр мому выходу первого триггера, синхронизирующий вход которого соединен с управл ющим входом схемы сравнени  и с выходом формировател  импульсов, информационный вход триггера соединен с выходом схемы сравнени , а вход установки нул с входом признака обращени 

устройства и первым входом второго элемента И, второй вход которого соединен с входом признака пам ти устройства, а выход - с входом управлени  выборкой блока внутренней пам ти, управл ющий вход записи- чтени  которого подключен к выходу третьего элемента И, первый вход которого соединен с входом признака режима устройства , управл ющий вход мультиплексора подключен к выходу признака пр мого доступа блока дешифрации, второму входу третьего элемента И, первому инверсному входу четвертого элемента И и к информационному входу первого коммутатора, информационный выход которого соединен с входом-выходом признака пр мого доступа устройства, инверсным входом формировател  импульсов и входом признака пр мого доступа блока управлени , выход готовности которого соединен с входом-выходом системной готовности устройства, информационным входом второго коммутатора, вторым входом первого элемента И и вторым входом четвертого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к третьему входу второго элемента И, а второй вход - к выходу признака внешнего обращени  блока дешифрации, выход готовности которого соединен с первым входом п того элемента И, выход которого подключен к выходу готовности устройства, второй вход соединен с информационным выходом второго коммутатора , третий инверсный вход - с выходом запроса магистрали устройства и выходом запроса магистрали блока дешифрации, вход синхронизации и второй управл ющий вход которого соединен соответственно с внешним синхронизирующим входом устройства и с управл ющим выходом блока регистров-счетчиков , счетный вход которого подключен к выходу первого элемента И, адресный вход-выход устройства соединен с информационным входом регистра-счетчика, счетный и управл ющий входы которого подключены соответственно к первому и второму выходам блока управлени , выход регистра-счетчика подключен к адресному входу блока внешней пам ти, управл ющий вход записи-чтени  которого соединен с входом-выходом признака режима устройства, а вход управлени  выборкой соединен с

11

выходом управлени  выборкой внешней пам ти блока управлени 

2 Устройство по п 1, отличающеес  тем, что блок дешифрации содержит дешифра гор, два триггера, счетчик, три элемента И, элемент ИЛИ, первый и второй стробирую- щие входы дешифратора соединены с вхо дами признаков режима и пам ти блока, младшие разр ды первого информационного входа которого соединены с адресными входами дешифратора, а старшие разр ды первого информационного входа блока соединены с входами первого элемента И, выход которого соединен с информационным входом дешифратора, выходом признака внешнего обращени  блока и первым инверсным входом второго элемента И, второй вход которого подключен к входу признака обращени  блока, синхронизирующему входу первого триггера и первому входу третьего элемента И, второй вход которого соединен с пр мым выходом второго триггера, информационный вход которого соединен с входом уровн  логического нул  блока, синхронизирующий вход второго триггера подключен к первому управл ющему входу блока и третьему инверсному входу второго элемента И, а единичный вход установки соединен с третьим выходом дешифратора и входом записи счетчика, информационный вход которого соединен с вторым информационным входом блока, а счетный вход - с выходом третьего элемента И, третий вход которого подключен к входу синхронизации блока, выход готовности и второй управл ющий вход которого соединены с пр мым выходом и единичным входом установки первого ipurrepa соответственно, информационный вход которого подключен к инверсному выходу второго триггера, выходу признака пр мого доступа блока и к первому входу элемента ИЛИ, второй инверсный вход которого соединен с выходом счетчика и четвертым входом третьего элемента И, выход элемента ИЛИ соединен с четвертым входом второго элемента И, выход которого соединен с выходом запроса магистрали блока, и первый и второй управл ющие выходы которою соединены с первым

12

и вторым выходами дешифратора соответственно .

3Устройство по п 1, отличающеес  тем, что блок регистров-счетчиков содержит два

регистра-счетчика, информационные входы которых подключены к информационному входу блока, информационный выход которого соединен с выходом первого регистра- счетчика, счетный вход которого соединен

со счетным входом второго регистра-счетчика и со счетным входом блока, первый и второй входы занесени  которого подклю чены к управл ющим входам первого ч второго регистров-счетчиков, выход переноса второго регистра-счетчика  вл етс  управл ющим выходом блока

4Устройство по п I, отличающеес  тем, что блок управлени  содержит регистр сдвига, коммутатор, трииер, формирователь ИМПУЛЬСОВ, два элемента И, элемент ИЛИ, первый инверсный вход которого соединен с управл ющим входом коммутатора, единичным входом установки триггера, входом формировател  ИМПУЛЬСОВ и ьыходом первого элемента И, первый и второй входы которого соединены с входом признака пам ти

5 и входом признака обращени  блока, второй управл ющий выход которого подключен к выходу формировател  импульсов и к синхронизирующему входу триггера, информационный вход которою соединен с входом уровн  логического нул  блока, инверсный

0 выход триггера соединен с информационным входом регистра сдвига, вход установки н л  которого соединен г выходом элемента ИЛИ, второй вход которого соединен с выходом вюрого элемента И, первый инверс ный вход которого подключен к входу при5 знака пр мого доступа блока, второй вход - к третьему выходу регистра сдвига, второй выход которого соединен с первым управл ющим выходом блока и информационным входом третьего коммутатора, информацией

0 ный выход которого соединен с выходом готовности блока, вход синхронизации и выход управлени  выборкой внешней пам ти которого подключены к синхронизирующему входу и первому выходу регистра сдвига соответственно

-

-

Фиг 2

41

48

у

Фиг.З

Фиг. 4

ra«