SU1399894A1 - Кодер - Google Patents

Abstract

Изобретение относитс  к электросв зи и может использоватьс  в системах передачи информации дл  кодировани  инверсного кода. Изобретение позвол ет повысить быстродействие кодера за Счет параллельного формировани  информационных и проверочных разр дов кодовой комбинации. Кодер содержит накопитель 1, формирователи 2, 8 импульсов, элементы И 3,6, элемент ИЛИ 4, распределители 5, 12 импульсов , триггер 7, сумматор 9 и регистры 10, 11. 1 ил.

Description

СО

со со

00

со 4

Изобретение относитс  к электросв зи и может быть использовано в системах передачи данных дл  кодировани  инверсного кода.

Целью изобретени   вл етс  повьше ние быстродействи  кодера.

На чертеже представлена функциональна  схема кодера.

Кодер содержит накопитель 1, пер- вый формирователь 2 импульсов, первы элемент И 3, элемент ИЛИ 4, первый распределитель 5 импульсов, второй элемент И 6, счетный триггер 7, второй формирователь 8 импульсов, сум- матер 9 по модулю два, второй буферный регистр 10, первый кольцевой регистр 11 сдвига и второй распределитель 12 импульсов.

Кодер работает следующим образом.

I

Информаци , состо ща  из k символов , одновременно вводитс  в параллельном коде в накопитель 1 и кольцевой регистр 11 сдвига. Из накопител  1 информаци  поступает на входы формировател  2 импульсов, соответственно из k двухвходовых элементов И и k-входового элемента ИЛИ. На другие входы формировател  2 поочередно по- ступают импульсы с соответствую- цих выходов распределител  5. Под действием первых k импульсов распределител  5 информационные символы кодовой комбинации с выхода формировател  2 поступают на выход устройства через элементы И 3 и ИЛИ 4. При этом на второй вход элемента И 3 с второго выхода распределител  5 поступает разрешающий сигнал, а на второй вход элемента И 6 с третьего выхода распределител  5 поступает запрещающий сигнал.

Проверочна  матрица инверсного кода имеет следующий вид:

011... 1100...О

1 О 1

. 1 о 1 о ... о

н

()

1 1

1 о о о ...о 1 50

Очевидно, что i-й проверочный символ кодовой комбинации инверсного кода равен сумме по модулю два всех информационных символов, за исключением i-ro.

При записи информации, состо щей из k символов, в регистр 11 информационные разр ды кодовой комбинации, ,

.

g 5

0

5 Q

5

5

0

5

за исключением первого, поступают на входы сумматора 9 по модулю два,на выходе которого по вл етс  сигнал, соответствующий первому проверочному символу кода. Этот сигнал на нулевом шаге распределител  12 записываетс  в первую  чейку пам ти буферного ре- . гистра 10. Под действием первого импульса с выхода триггера 7 в регистре 11 происходит сдвиг информации на один разр д вправо и одновременно переход распределител  12 в следующее положение. Таким образом, благодар  циклическим свойствам инверсного кода сигнал, соответствующий второму проверочному разр ду, с выхода сумматора 9 на первом шаге распределител  12 записываетс  в следующую  чейку пам ти регистра 10 и т.д.

По окончании первых k импульсов распределител  5 на второй вход элемента И 3 подаетс  запрещающий сиг- - нал, а на второй вход элемента И 6 - разрешающий сигнал. Под действием вторых k импульсов распределител  5 проверочные символы кодовой комбинации, записанные в регистре 10, через формирователь 8, элементы И 6 и ИЛИ 4 вывод тс  на выход кодера.

Повьппение быстродействи  предлагаемого кодера достигаетс  за счет параллельного формировани  информационных и проверочных разр дов кодовой комбинации. К моменту вывода 2k-1 элемента кодовой комбинации на выход кодера в регистр 10 должен быть записан последний проверочный элемент кода.

Claims (1)

1. Формула изобретени 

   Кодер, содержащий накопитель, входы которого  вл ютс  информационными входами кодера, первый распределитель импульсов, первые выходы которого и выходы накопител  соединены соответственно с одноименньми первыми и вторыми входами первого формировател  импульсов, триггер и элемент ИЛИ, выход которого  вл етс  выходом кодера, отличающий- с   тем, что, с целью повьщ1ени  быстродействи  кодера, в него введены сумматор, регистры, второй формирователь импульсов, второй распределитель импульсов и элементы И, выход первого формировател  импульсов соединен с первым входом первого эле313998944

   мента И, выход которого соединен содноименными управл ющими входами первым входом элемента ИЛИ входывторого регистра, выходы которого триггера и первого распределител соединены с одноименными первыми вхо- импульсов объединены и  вл ютс  син-дами второго формировател  импульсов, хронизирующим .входом кодера, выходвторые входы которого подключены к триггера соединен с тактовым входомодноименным первым выходам первого первого регистра и входом второго рас-распределител  импульсов, выход вто- пределител  импульсов, информацион-рого формировател  импульсов сое- ные входы первого регистра подпюче- jgдинен с первым входом второго эле- ны к одноименньи информационным вхо-мента И, выход которого соединен с дам кодера, выходы первого регистравторым входом элемента ИЛИ, второй и соединены с одноименными входамитретий выходы первого распределител  сумматора, выходы сумматора и второ-импульсов соединены с вторыми входа- го распределител  импульсов соединены ми соответственно первого и второго соответственно с информационным иэлементов И.