SU1388853A1 - Устройство дл делени чисел с фиксированной зап той - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может найти применение в специализированных системах обработки информации. Цель изобретени  состоит в повышении точности вычислений. Поставленна  цель достигаетс  тем, что устройство дл  делени  чисел с фиксированной зап той, содержащее сумматор 1, блоки 2, 3 элементов И, элементы И 4, 5, 6, счетчик 10 аргумента и регистр 18, содержит элемент ИЛИ 11 и счетчик 17 частного с соответствующими св з ми. 1 ил.

Description

со

00 СХ5

00

ел

со

Изобретение относитс  к вычислительной технике и может найти применение при создании спгщиализирован- ных систем переработки цифровой ий- формации.

Целью изобретен11   вл етс  повышение точности вычислений.

На чертеже представлена схема предлагаемого устройства дл  делени  чисел с фиксированной зап той.

Устройство содержит сумматор 1, блоки 2 и 3 элементов И, элементы И 4-6, тактовые входы 7-9 устройства счетчик 10 аргумента, элемент ИЛИ 11 пр мой вход 12 дешител  устройства, инверсный выход 13 знакового разр да .сумматора 1, пр мой выход 14 знакового разр да сумматора 1, инверсный выход 15 знакового разр да счетчика 10 аргумента, инверсный вход 16 делител  устройства, счетчик 17 частного регистр 18, вход 19 делимого устройства , выход 20 частного устройства. Вход 21 аргумента устройства, ; На тактовые входы 7-9 устройства поступает последовательность импульсов .

Алгоритм работы устройства дл  по лучени  п-разр дного частного следую щий.

Выполн етс  г циклов формировани  старших разр дов частного. При этом в каждом цикле: от аргумента г вычи таетс  единица;; по формуле х х + у вычисл етс  остаток; по формуле

Zc

.. fz.-H,

Zj.+ при X ёО,

формируютс  значени  старших разр дов частного и, если полученный оста ток X меньше нул , то по формуле X х+у производитс  его восстановление .

Вьтолн етс  п-г циклов определени  младших разр дов частного.

Устройство работает следующим образом .

Дл  реализации делени  делимое х напра вл етс  в сумматор 1 , делитель у - на входы 12 и I6 делител , аргумент (-г) масштабного множител , представленный в дополнительном коде , - в счетчик 10 аргумента. Пусть необходимо реализовать пример

«-3

Z

gjoio

0,0110

5 0 5

0

с

0

5

0 5

в этом случае на входе 12 делител  будет находитьс  код 0,0110, в сумматоре - I - 0,1010, в счетчике аргумента -1,101.

Дл  определени  () цифр частного выполн етс  4 цикла делени . Дл  () первых циклов устройство работает следующим образом.

В первом такте (тактовый вход 7) каждого цикла из кода на сумматоре 1 вычитаетс  делитель и производитс  прибавление единицы, к содержимому счетчика 10 аргумента. Во втором такте (тактовый вход 8) в случае, если на сумматоре 1 остаток положителен, то по переднему фронту сигнала с- тактового входа 8 на счетный вход счетчика 17 поступает единица. Кроме того , по заднему фронту сигнала с тактового входа 8 производитс  запись содержимого счетчика 17 на регистр 18, и, если на сумматоре 1 остаток отрицателен, то производитс  его восстановление (к остатку прибавл етс  делитель).

По третьему такту дл  г первых циклов в устройстве арифметические и логические действи  не производ тс .

Дл  последующих циклов в первом и втором такте устройство работает аналогично описанному. По третьему такту на входе элемента И 6 возникает сигнал, по переднему фронту которого производитс  сдвиг на один разр д влево содержимого сумматора I и регистра 18, а по заднему фронту этого сигнала производитс  перезапись содержимого регистра 18 на счетчик 17.

Дл  нашего примера формирование частного на выходном регистре 18 в зависимости, от содержимого сумматора 1, счетчика 10 аргумента и счетчика 17 происходит следующим образом.

В первом цикле делени  по сигналу. (тактовый вход 7) инвертированное значение делител  с входа 16 (1,1001) складываетс  с содержимым сумматора 1 (0,1010). На сумматоре 1 образует с  код 0,0100. По переднему фронту сигнала (тактовый вход В) на выходе первого элемента И 4 возникает единичный сигнал, по которому на счетный вход счетчика I7 поступает единичный сигнал. На счетчике 17 образуетс  код 0001, который по заднему

фронту сигнала (тактовый вход 8) переписываетс  на регистр 18.

Во втором цикле делени  по сигналу (тактовый вход 7) на сумматоре 1 формируетс  отрицательный код 1,1101 а на счетчике 10 аргумента - код 1111. По переднему фронту сигнала (тактовый вход 8) производитс  восстановление остатка х 1,1101 и на сумматоре 1 образуетс  код 0,0100.

В третьем цикле делени  по сигналу (тактовый вход 7) на сумматоре 1 (формируетс  отрицательный код 1,1101 а на счетчике 10 аргумента - код 0000. По переднему фронту сигнала (тактовый вход 8) произвЬдитс  восстановление остатка X и на сумматоре 1 образуетс  код 0,0100. По переднему фронту сигнала (тактовый вход 9) производитс  сдвиг на один разр д влево содержимого сумматора 1 и регистра 18, На сумматоре 1 образуетс  код 0,1000, а на регистре 18-код 0,0010, По заднему фронту этого сиг- нала содержимое регистра 18.переписываетс  на счетчик 17,

В четвертом цикле делени  по сигналу (тактовый вход 7) на сумматоре I образуетс  код 0,0010. По переднему фронту сигнала (тактовый вход 8) на выходе первого элемента И 4 возникает сигнал, по которому на счетный вход счетчика I7 поступает единичный сигнал. На счетчике 17 образуетс  код 0011, который по заднему фронту переписываетс  на регистр 18, По переднему фронту третьего сигнала (тактовый вход 9) содержимое регистра 18 сдвигаетс   на один разр д влево.

После окончани  четвертого цикла на регистре 18 будет сформирован код 00110, который после добавлени  зна- кового разр да (формирование знакового разр да не рассматриваетс ) будет иметь вид 0,00110,.

Среднекзвадратическа  ошибка деле- ни  по алгоритму предлагаемого уст- ройства может быть определена по формуле

дл  X 1 , у

/иик

2- ,

g

r 0 5

о .-.

5

5

Claims (1)

1. Формула изобретени 

   Устройство дл  делени  чисел с фиксированнор зап той, содержащее сумматор, два блока элементов Pi, три элемента И, счетчик аргумента и регистр , причем вход делимого устройства соединен с установочным входом сумматора, вход разрешени  сдвига влево которого соединен с входом разрешени  сдвига влево регистра, выход которого  вл етс  выходом частного устройства, вход аргумента которого соединен с установочным входом счетчика аргумента, пр мой и инверсный входы делител  устройства соединены соответственно с первыми входами первого и второго блоков элементов И, выходы которых соединены соответственно с входами первого и второго слагаемых сумматора, инверсный и пр мой выходы знакового разр да которого соединены соответственно с первыми входами первого и второго элементов И, первый тактовый вход устройства соединен с вторым входом второго блока элементов И, второй тактовый вход устройства соединен с вторыми входами первого и второго элементов И, выход второго элемента И соединен с вторым входом первого блока элементов И, инверсный выход знакового разр да счетчика аргумента соединен с первым входом третьего элемента И, второй вход которого соединен с третьим тактовым входом устройства , отличающеес  тем, что, с целью повышени  точности вычислений , оно содержит счетчик частного и элемент ИЛИ, причем первый тактовый вход устройства соединен со счетным входом счетчика аргумента и с первым входом элемента 1ШИ, выход которого соединен с входом разрешени  сложени  сумматора, вход разрешени  сдвига влево которого соединен с выходом третьего элемента И, и с входом разрешени  записи счетчика частного, второй тактовый вход устройства соединен с вторым входом элемента ИЛИ и с входом разрешени  записи регистра, в ыход которого соединен с информационным входом счетчика частного, выход которого соединен с информационным входом регистра , выход первого элемента И соединен со счетным входом счетчика частного .

   12 16

   1