SU1285464A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к множительно- делительным устройствам ЭВМ, и может быть использовано дл  построени  быстродействующих специализированных вычислительных устройств, а также при разработке быстродействующих устройств делени , удобных дл  изготовлени  в составе боль- щих интегральных схем ((БИС). Известные устройства дл  делени  нормализованных в положительных чисел, представленных в формате с фиксированной зап той, имеют ограниченное быстродействие вследствие большого числа тактов вычислительного процесса. В устройство с целью повышени  быстродействи  введен блок вычитани , что дает возможность за один такт вычисл ть скорректированное значение обратной величины делител . Это позвол ет повысить быстродействие устройства с одновременным его упрощением. 1 табл., I ил.

Description

IsD

00

01 4 05

Изобретение относитс  к вычислите. ной технике, а именно к множительно-де- лительным устройствам ЭВМ, и может быть использовано дл  построени  специализированных быстродействующих вычислительных устройств, а также при разработке быстродействующих устройств делени , удобных дл  изготовлени  в составе больших интегральных схем (БИС).

Цель изобретени  - повышение быстродействи  устройства.

На чертеже показана блок-схема устройства дл  делени .

Устройство содержит первый 1 и второй 2 входные регистры. Первый 3 и второй 4 блоки пам ти, блок 5 вычитани , первый 6 и второй 7 промежуточные регистры , перемножитель 8, выходной регистр 9, вход 10 делимого, вход 11 делител , выход 12 частного, тактовый вход 13.

В устройстве реализован метод делени , заключающийс  в предварительном определении обратной величины С делите т  X и последующем ее умножении на Y. При этом предполагаетс , что входными операндами делимого и делител   вл етс  п-раз- р дные положительные двоичные числа, у которых зап та  фиксирована после одного разр да целой части, причем в целой части делител  всегда содержитс  единица, т.е. . Одним из методов вычислени  функции С 1/Х  вл етс  методом кусочно-линейной аппроксимации, в соответствии с которым диапазон изменени  аргумента разбиваетс  на интервалы, количество которых определ етс  требуемой точностью . При этом

,-(X,-Хо/),

где Хо/ - значение аргумента Х,- в начальной (опорной) точке j-ro интервала аппроксимации;

Со; - опорное значение обратной величины С; на J-M интервале аппроксимаци;

М;- значение тангенса угла наклона j-ro отрезка аппроксимации функции С 1/Х к оси абсцисс;

i 0,1,2,.., -1 (п - разр дность входных операндов делимого и делител );

,l,2,...,2-1 (f- количество старших разр дов дробной части делител , по которым определ ютс  значени  величин Со, и М/.

В предлагаемом устройстве дл  достижени  абсолютной погрешности | . 2

каждый из интервалов аппроксимации развиваетс  на подынтервалы. В этом случае функци  С, определ етс  выражением

С; Сох М/(Х,-XOH) Сок-В;,

где Хок - значение аргумента X,- в начальной (опорной) точке К-го подынтервала;

Со« - опорное значение обратной величины С; на К-м подынтервале;

В, - значение поправки к обратной величине аргумента X,-;

К 0,1,3,..., (т {, m - количество старших разр дов дробной части делител , по которым определ етс  значение величины Сох).

Дл  входных операндов с 15-разр дной дробной частью при ш 11 и 1 6, т.е. при разбиении диапазона изменени  аргумента X на 64 интервала аппроксимаци, каждый из которых в свою очередь развиваетс  на 32 подынтервала, точность достигает значени  i Лша; 1 , что видно из таблицы.

Продолжение таблицы

Продолжение таблицы

Продолжение таблицы

гп

Устройство работает следующим образом.

По приходу первого тактового импульса на вход 13 устройства величины Y и X записываютс  соответственно регистры 1 и 2. По адресу, указанному m старшими разр дами дробной части X, из блока 3 посто нной пам ти выбираетс  опорное значение обратной величины Сок, которое поступает на вход уменьшаемого блока 5. Одновременно по адресу, указанному t старшими и (п-m-1) младшими разр дами дробной части X, из блока 4 выбираетс  значение поправки В, к обратной величине Сок , которое поступает на вход вычитаемого блока 5. В блоке 5 производитс  вычисление разности (Сок--В/), представл ющей собой уточненное значение обратной величины делител . По приходу второго тактового импульса это выражение записываетс  в регистр 7. Одновременно в регистр 6 записываетс  величина Y.

Claims (1)

1. Содержимое регистров 6 и 7 поступает на перемножитель 8, на выхбде которого формируетс  искомое частное Z Y-l/X. По приходу третьего тактового импульса полученное число записываетс  в регистр 9 и из него поступает на выход устройства. Формула изобретени 

   Устройство дл  делени , содержащее первый и второй входные регистры, первый и второй блоки пам ти, первый и второй

   0

   промежуточные регистры, перемножитель и выходной регистр, причем информационные входы первого и второго входных регистров  вл ютс  входами делимого и делите5 л  устройства, выход первого входного регистра соединен с информационным входом первого промежуточного регистра, выход которого соединен с входом первого сомножител  перемножител , выход которого соединен с информационным входом выходного регистра, выход которого  вл етс  выходом частного устройства, выход второго промежуточного регистра соединен с входом второго сомножител  перемножител , тактовый вход устройства соединен с тактовыми входами первого и второго входных регистров , первого и второго промежуточных регистров и выходного регистра, отличающеес  тем, что, с целью повышени  быстродействи , в него введен блок вычитани , выход которого соединен с информацион0 ным входом второго промежуточного регистра , перва  и втора  группа выходов второго входного регистра соединены с первым и вторым адресными входами первого блока пам ти, выход которого соединен с входом уменьшаемого блока вычитани , вход вычитаемого которого соединен с выходом второго блока пам ти, первый и второй адресные входы которого соединены с первой и третьей группой выходов второго входного регистра.

   5

   /3

   W