SU1363224A1 - Устройство дл сопр жени вычислительной машины с каналами св зи - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в телекоммуникационных вычислительных системах. Цель изобретени  состоит в повышении быстродействи . Устройство содержит узел 1 коммутации, шифратор 2, буферную пам ть 3, дешифратор 4 управлени  коммутацией каналов, дешифратор 6 адреса, счетчик 5, три триггера 7, 8, 10, дешифратор 15, счетчик 12 страниц канала, счетчик 14 каналов, п ть элементов И 9, 11, 16, 19, 20, элемент ИЛИ 13, группу 18 регистров управлени , группу 17 элементов И. 4 ил. с S (Л di со tSD гч:) N

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано в телекоммуникационных вычислительных системах .

Цель изобретени  - повышение быстродействи  путем сокращени  времени передачи информации.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - длина сообщени  в страницах, содержащихс  в буферной пам ти (а) и кодорежиме обмена в регистрах управлени  (б); на фиг. 3 - временна  диаграмма работы устройства; на фиг. 4 - схема дешифратора адреса.

Устройство содержит узел 1 коммутации, шифратор 2, буферную пам ть 3, дешифратор 4 управлени  коммутацией каналов, счетчик 5,- дешифратор 6 адреса, триггеры 7 и 8, элемент И 9, триггер 10, элемент И 11, счетчик 12 страниц канала, элемент ИЛИ 13, счетчик 14 каналов, дешифратор 15, элемент И 16, группу элементов И 17, группу регистров 18 управлени , элементы И 19 и И 20 и входы и выходы (шины) 21-27 устройства.

Дешифратор адреса содержит счетчик 28 страниц пам ти, дешифратор 29 страниц пам ти и счетчик 30 длины страницы.

Узел 1 коммутации служит дл  подключени  каналов св зи к шифратору 2 в режимах приема и передачи информации. Шифратор 2 предназначен дл  преобразовани  битов сообщени  по тактовым импульсам , поступающим со счетчика 5. Буферна  пам ть 3 служит дл  хранени  информации обмена, представленной в страничной форме.

Дешифратор 4 управлени  коммутацией каналов управл ет работой узла 1 в соответствии с сигналами, поступающими с триггера 7 и счетчика 14 каналов. Счетчик 5 формирует тактовые импульсы, поступающие на входы шифратора 2 и дешифратора 6 адреса, и задает длину страниц путем выработки сигналов дл  переключени  триггера 10. Дешифратор 6 адреса служит дл  подключени  необходимой страницы буферной пам ти. Триггер 7 формирует сигнал задани  режима работы устройства «Прием . Триггер 8 служит дл  выработки сигналов разрешени  прохождени  тактовых импульсов через элемент И 9 в случае поступлени  соответствующего сигнала от ЭВМ по шине 25. Элемент И 9 управл ет прохождением тактовых импульсов, поступающих от источника тактовых импульсов по входной шине 24. Триггер 10 служит дл  выработки сигналов разрешени  прохождени  тактовых импульсов через элемент И 11 или через элемент И 16. Элемент И 11 предназначен дл  управлени  прохождением тактовых импульсов на вход счетчика 5. Счетчик 12 страниц канала служит дл  формировани  сигнала завершени  опроса каждого из регистров

18 управлени , если длина сообщени  в страницах, переданного в канал св зи, равна разр дности соответствующего регистра управлени , т. е. при полном исполь- зовании всех страниц пам ти канала.

Элемент ИЛИ 13 используетс  дл  сборки сигналов, снимаемых со счетчика 12 страниц канала и с элемента И 20. Счетчик 14 каналов служит дл  формировани  кодов номеров опрашиваемых регистров 18

0

управлени , или кодов номеров каналов и

5

выработки сигнала завершени  обмена информацией по всем каналам св зи, подаваемого на нулевой вход триггера 8. Дешифратор 15 преобразует код счетчика 14

каналов в унитарный код, обеспечива  таким образом подключение соответствующего регистра 18 управлени  группы дл  опроса импульсами, поступающими от источника тактовых импульсов через вход 24, элемент И 16 и соответствующий элемент

0 И 17.

Элемент И 16 служит дл  управлени  прохождением импульсов от элемента И 9. Группа элементов И 17 предназначена дл  управлени  прохождением импульсов опроса на вход соответствующего регистра 18 управлени  группы, определ емого раз- решаюшим сигналом на одном из выходов дешифратора 15. Группа регистров 18 управлени  обеспечивает хранение информации о длине сообщений в страницах,

Q хран щихс  в буферной пам ти. Число регистров управлени  равно числу каналов св зи. Элемент И 19 служит дл  выработки импульса в случае опроса разр дов регистров 18 управлени , в которых записаны единицы, элемент И 20 - дл  выраС ботки импульса в случае опроса первого разр да каждого из регистров 18 управлени , в который записан нуль.

Устройство работает следующим образом. Каждый из группы регистров 18 управлени  соответствует определенному номеру

0 канала св зи, т. е. номер регистра управлени  в группе совпадает с номером соответствующего канала, а каждому единичному позиционному разр ду соответствует определенна  страница в буферной пам 5 ™

При записи информации о режиме обмена в каждый из регистров 18 управлени  записываетс  код, определ ющий режим обмена соответствующих каналов св зи .

0 Если, например, в буферной пам ти 3 содержитс  Н страниц дл  каждого из К каналов св зи, то число регистров управлени  должно быть К, разр дность каждого регистра управлени  Н, причем каждый из регистров 18 управлени  выдел етс  уз5 лом 1 как принадлежащий к режиму обмена только в одном канале. Учитыва , что длина сообщений в страницах, передаваема  по различным каналам св зи.

может быть произвольной, число последовательно записываемых единиц в каждом из регистров управлени  также может быть произвольным.

Работа устройства начинаетс  с поступлени  сигнала от ЭВМ по входу 25, который переводит триггер 8 в единичное состо ние, при этом разблокируетс  элемент И 9 и пропускает тактовый импульс на элементы И 16 и 11. В исходном

зиционных разр дов данного регистра управлени .

Если в процессе сдвига информационных разр дов в ре истре управлени  на его выходе по вл етс  позиционный разр д, в котором записан нуль, то на выходе элемента И 20 по вл етс  импульс, который обнул ет счетчик 12 и через элемент ИЛИ 13 поступает на счетный вход счетчика 14 каналов . При этом на разр дных выходах

соответствующий унитарный код, состо щий из «1 на щине 12 и «О на осталь25

состо нии устройства все счетчики обнуле- Ю счетчика каналов фор.мируетс  двоичный ны, триггер 10 находитс  в нулевом сое- код номера второго регистра управлени , то нии и блокирует прохождение тактовых который преобразуетс  дещифратором 15 в импульсов через элемент И 11 на счетчик 5, но разрешает их прохождение через элемент И 16 на вторые входы эле- . ных выходных шинах дешифратора 15. ментов И 17 группы. Обнуленному состо - Так осуществл етс  переход к опросу вто- нию счётчика каналов 14 соответствует ну- рого регистра управлени , лева  кодова  комбинаци  на его разр д-Переход к опросу очередного регистра

ных выходах, котора  подаетс  на входы управлени  осуществл етс  также в слу- дещифратора 15. Нулевой кодовой комбина- чае обнаружени  единиц во всех позиции на входе дешифратора соответствует 20 ционных разр дах соответствующего регист- унитарный код на его выходах, состо щий ра управлени . В этом случае на выходе из единичного уровн  на выходной щине Г1 дещифратора и нулевых уровней на остальных выходных щинах. При этом разблокируетс  элемент И 17 группы, соединенный с щиной Г1 дещифратора 15, и тактовые импульсы поступают на первый сдвиговый вход регистра управлени  первого канала. Каждый тактовый импульс приводит к сдвигу разр дов в регистре управлени . В результате записанные в регистр зо Р разблокировке соответствующего управлени  значени  разр дов последова- элемента И 17 группы. При этом такто- тельно поступают с его выхода на соот- вые импульсы начинают поступать на пер- ветствующие входы элементов И 19 и 20. вый сдвиговый вход регистра управлени  Если при этом обнаруживаетс  позицион- очередного канала. Так опрашиваютс  все ный разр д, в котором записана единица, регистры 18 управлени  и в каждый то на выходе элемента И 19 по вл ет- , канал передаютс  сообщени , содержащие с  импульс (на выходе элемента И 20 он заданные страницы буферной пам ти.

По окончании приема информации из каналов св зи в буферную пам ть 3 так же, как и в режиме передачи, счетчик 14 каналов формирует импульс на выходе пере- 40 полнени , который поступает на нулевой вход триггера 8, устанавливает его в нулевое состо ние, формиру  сигнал «Готовность на нулевом пыходе этого триггера. Узел 1 отключает каналы св зи от щифра- тора 2, а триггер 8 блокирует прохождение тактовых импульсов через элемент И 9. Таким образом, опрос страниц передачи.

счетчика 12 страниц канала формируетс  сигнал переполнени , который через элемент ИЛИ 13 поступает на вход счетчика 14 каналов, который подсчитывает этот импульс. В результате измен етс  значение кодовой комбинации на разр дных выходах этого счетчика, что в свою очередь, приводит к по влению единичного уровн  на очередной выходной щине дещифратоне по вл етс , так как наличие «1 на инверсном входе этого элемента приводит к по влению «О на его выходе). При этом в устройстве происход т следующие изменени .

Дещифратор 6 адреса подключает соответствующую страницу буферной пам ти к щифратору 2. Триггер 10 устанавливаетс  в единичное состо ние, при этом прохождение тактовых импульсов через элемент И 16 дл  опроса очередных позиционных разр дов данного регистра управлени  заблокировано. Разблокируетс  элемент И 11, тактовые импульсы начи45

записанных в регистрах 18 управлени , и выработка необходимых дл  этого сигналов в данном устройстве обеспечиваетс  триггенают поступать на вход счетчика 5 и шиф- ром 10, элементом И 11, счетчиком 12 стра- ратор 2 осуществл ет преобразование битов ниц каналов, элементом ИЛИ 13, счетчиком соответствующей страницы сообщени . После заверщени  преобразовани  страницы счетчик 5 вырабатывает сигнал, который поступает на вход триггера 10 и переключает его в нулевое состо ние. Поступ- 55 фиг. 3. ление импульсов на вход счетчика 5 пре-Подключение необходимых страниц букращаетс , через элемент И 16 импуль- ферной пам ти к щифратору 2 осущест- сы поступают дл  опроса следующих по- вл етс  дешифратором 6 адреса.

14 каналов, дещифратором 15, элементами И 16, 17, 19 и 20. Описанный процесс опроса страниц передачи по сн етс  временными диаграммами, приведенными на

зиционных разр дов данного регистра управлени .

Если в процессе сдвига информационных разр дов в ре истре управлени  на его выходе по вл етс  позиционный разр д, в котором записан нуль, то на выходе элемента И 20 по вл етс  импульс, который обнул ет счетчик 12 и через элемент ИЛИ 13 поступает на счетный вход счетчика 14 каналов . При этом на разр дных выходах

счетчика каналов фор.мируетс  двоичный код номера второго регистра управлени , который преобразуетс  дещифратором 15 в ных выходных шинах дешифратора 15. Так осуществл етс  переход к опросу вто- рого регистра управлени , Переход к опросу очередного регистра

соответствующий унитарный код, состо щий из «1 на щине 12 и «О на остальсчетчика каналов фор.мируетс  двоичный код номера второго регистра управлени , который преобразуетс  дещифратором 15 в ных выходных шинах дешифратора 15. Так осуществл етс  переход к опросу вто- рого регистра управлени , Переход к опросу очередного регистра

управлени  осуществл етс  также в слу- чае обнаружени  единиц во всех позиционных разр дах соответствующего регист- ра управлени . В этом случае на выходе Р разблокировке соответствующего элемента И 17 группы. При этом такто- вые импульсы начинают поступать на пер- вый сдвиговый вход регистра управлени  чередного канала. Так опрашиваютс  все регистры 18 управлени  и в каждый канал передаютс  сообщени , содержащие аданные страницы буферной пам ти.

счетчика 12 страниц канала формируетс  сигнал переполнени , который через элемент ИЛИ 13 поступает на вход счетчика 14 каналов, который подсчитывает этот импульс. В результате измен етс  значение кодовой комбинации на разр дных выходах этого счетчика, что в свою очередь, приводит к по влению единичного уровн  на очередной выходной щине дещифратором 10, элементом И 11, счетчиком 12 стра- ниц каналов, элементом ИЛИ 13, счетчиком фиг. 3. Подключение необходимых страниц бу14 каналов, дещифратором 15, элементами И 16, 17, 19 и 20. Описанный процесс опроса страниц передачи по сн етс  временными диаграммами, приведенными на

Дешифратор адреса работает следующим образом.

Единичный импульс на выходе элемента И 19, по вл ющийс  при опросе единичного позиционного разр да соответствующего регистра 18 управлени , переключает триггер Ш в единичное состо ние и подсчитываетс  счетчиком страниц канала. В соот- в етствии с этим на разр дных выходах этого счетчика измен етс  двоичный код, увеличива сь на единицу, что равносильно увеличению на единицу номера страницы буферной пам ти. Этот код преобразуетс  дешифратором 29 в унитарный код на его выходе, т. е. в код с единичным уровНа временных диаграммах (фиг. 3) приведен случай, когда число каналов св зи (регистров управлени ) .

Claims (2)

1. Формула изобретени 

   Устройство дл  сопр жени  вычислительной машины с каналами св зи, содержащее узел коммутации, шифратор, буферную 10 пам ть, дешифратор управлени  коммутацией каналов, счетчик, два триггера, дешифратор адреса, первый элемент И, причем первые информационные вход и выход узла коммутации  вл ютс  входом и выходом устройства дл  подключени  к каналам

   нем на шине, соответствующей номеру стра- 15 св зи, первые информационные вход и выницы буферной пам ти, которую необходимо подключить к шифратору
2. 2. Переход триггера 10 в единичное состо ние приводит к разблокированию элемента И 11.

   ход буферной пам ти  вл ютс  входом и выходом устройства дл  подключени  соответственно к-информационным выходу и входу вычислительной машины, первый вход

   Тактовые импульсы поступают через первый 20 первого элемента И  вл етс  входом уствыход счетчика 5 на вход счетчика 30 длины страниц и подсчитываютс  этим счетчиком . Соответственно этому на выходе счетчика 30 образуетс  двоичный код адресов  чеек буферной пам ти внутри страницы.

   роиства дл  подключени  к тактовому выходу вычислительной машины, нулевой и единичный входы первого триггера  вл ютс  входами устройства дл  подключени  к выходам записи и чтени  вычислительной маРазр дность счетчика 30 равна длине стра- 25 шины соответственно, единичный вход и нуницы .

   Дешифратор 4 управлени  коммутацией каналов управл ет подключением каналов узлов 1 коммутации в режиме приема и

   левой выход второго триггера  вл ютс  входом и выходом устройства дл  подключени  соответственно к выходу и входу готовности вычислительной машины, при этом нулевой выход первого триггера соепередачи . Переключение каналов происходит 0 динен с разрешающим входом дешифратора

   в следующих случа х: при полном использовании всех страниц пам ти канала; при определении конца передачи страниц пам ти канала опросом нулевого позиционного разр да в соответствующем регистре

   управлени  коммутацией каналов, выход которого соединен с управл ющим входом узла коммутации, вторые информационные вход и выход которого соединены соответственно с первыми информационными

   управлени , что приводит к по влению выходом и входом шифратора, вторые ин- импульса на выходе элемента И 20.- формационные вход и выход которого соеВ первом случае формируетс  сигнал переполнени  на выходе счетчика 12 страниц канала, который через элемент ИЛИ 13 поступает на вход счетчика 14 каналов, что приводит к формированию двоичного кода номера очередного канала на разр дных выходах этого счетчика. Этот код поступает на вход дешифратора 4 управлени  коммутацией каналов, который обеспечивает

   динены соответственно с вторыми информационными выходом и входом буферной пам ти, адресный вход которой соединен с 40 выходом дешифратора адреса, первый информационный вход которого соединен с разрешающим входом шифратора и выходом счетчика, отличающеес  тем, что, с целью повышени  быстродействи , в него введены счетчик страниц канала, счетчик каналов.

   переключение канала в соответствии с посту- 45 третий триггер, дешифратор, четыре элемента И, элемент ИЛИ, группа регистров управлени , группа элементов И, причем информационные входы регистров управлени  группы образуют группу входов устройства дл  подключени  к группе адресных выходов вычислительной машины, при этом единичный выход второго триггера соединен с вторым входом первого элемента И и первыми входами второго и третьего элементов И, вторые входы которых соединены с выходапившим кодом.

   Во втором случае процедура переключени  канала дешифратором 4 управлени  коммутацией каналов происходит аналогично . Только формирование двоичного кода номера очередного канала на разр дных выходах счетчика 14 каналов происходит в результате поступлени  на его вход импульса с выхода элемента И 20 через элемент ИЛИ 13.

   В

   мента И, элемент ИЛИ, группа регистров управлени , группа элементов И, причем информационные входы регистров управлени  группы образуют группу входов устройства дл  подключени  к группе адресных выходов вычислительной машины, при этом единичный выход второго триггера соединен с вторым входом первого элемента И и первыми входами второго и третьего элементов И, вторые входы которых соединены с выходарежиме приема данное устройство -г ми регистров управлени  группы, синхроработает так же, как и в режиме передачи . Переключение узла I на прием осуществл етс  с помощью триггера 7.

   входы которых соединены с выходами соответствующих элементов И группы, первые входы которых соединены с соответствуюНа временных диаграммах (фиг. 3) приведен случай, когда число каналов св зи (регистров управлени ) .

   Формула изобретени 

   Устройство дл  сопр жени  вычислительной машины с каналами св зи, содержащее узел коммутации, шифратор, буферную 10 пам ть, дешифратор управлени  коммутацией каналов, счетчик, два триггера, дешифратор адреса, первый элемент И, причем первые информационные вход и выход узла коммутации  вл ютс  входом и выходом устройства дл  подключени  к каналам

   15 св зи, первые информационные вход и выход буферной пам ти  вл ютс  входом и выходом устройства дл  подключени  соответственно к-информационным выходу и входу вычислительной машины, первый вход

   первого элемента И  вл етс  входом устроиства дл  подключени  к тактовому выходу вычислительной машины, нулевой и единичный входы первого триггера  вл ютс  входами устройства дл  подключени  к выходам записи и чтени  вычислительной малевой выход второго триггера  вл ютс  входом и выходом устройства дл  подключени  соответственно к выходу и входу готовности вычислительной машины, при этом нулевой выход первого триггера соединен с разрешающим входом дешифратора

   управлени  коммутацией каналов, выход которого соединен с управл ющим входом узла коммутации, вторые информационные вход и выход которого соединены соответственно с первыми информационными

   выходом и входом шифратора, вторые ин- формационные вход и выход которого соединены соответственно с вторыми информационными выходом и входом буферной пам ти, адресный вход которой соединен с 40 выходом дешифратора адреса, первый информационный вход которого соединен с разрешающим входом шифратора и выходом счетчика, отличающеес  тем, что, с целью повышени  быстродействи , в него введены счетчик страниц канала, счетчик каналов.

   45 третий триггер, дешифратор, четыре эле45 третий триггер, дешифратор, четыре эле50

   мента И, элемент ИЛИ, группа регистров управлени , группа элементов И, причем информационные входы регистров управлени  группы образуют группу входов устройства дл  подключени  к группе адресных выходов вычислительной машины, при этом единичный выход второго триггера соединен с вторым входом первого элемента И и первыми входами второго и третьего элементов И, вторые входы которых соединены с выходавходы которых соединены с выходами соответствующих элементов И группы, первые входы которых соединены с соответствующими выходами дешифратора, группа информационных входов которого соединена с группой информационных входов дешифратора управлени  коммутацией каналов и группой разр дных выходов счетчика каналов , счетный вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом третьего элемента И и установочным входом счетчика страниц канала, выход которого соединен с вторым входом элемента ИЛИ, выход второго элемента И соединен со счетным входом счетчика страниц канала, вторым информационным входом дешифратора адреса и единичным входом третьего триггера, единичный выход которого соединен с первым входом четвертого элемента И, выход которого соединен со счетным входом счетчика , выход переполнени  которого соединен с нулевым входом третьего триггера, нулевой выход которого соединен с первым входом ПЯТОГО- элемента И, второй вход которого соединен с выходом первого элемента И и вторым входом четвертого

   элемента И, выход переполнени  счетчика каналов соединен с нулевым входом второго триггера, выход п того элемента И соеди- HtH с вторыми входами элементов И группы.

   а

   1-й канал

   2-й на нал

   есть инфор наци 

   нет информации

   Регистра 1

   Рвгистр№2

   (PU8.2

   О

   о

   О

   о

   Регистр №з

   Фиг.

   ФигЛ

   страницы