SU1272502A1 - Pulse repetition frequency divider - Google Patents
Pulse repetition frequency divider Download PDFInfo
- Publication number
- SU1272502A1 SU1272502A1 SU853904524A SU3904524A SU1272502A1 SU 1272502 A1 SU1272502 A1 SU 1272502A1 SU 853904524 A SU853904524 A SU 853904524A SU 3904524 A SU3904524 A SU 3904524A SU 1272502 A1 SU1272502 A1 SU 1272502A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- flip
- flop
- input
- frequency divider
- repetition frequency
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение может быть использовано при построении устройств автоматики и вычислительной техники. , Цель изобретени - повышение быстродействи и уменьшение коэффициента делени до двух. Делитель частоты содержит D-триггеры 1 и 2. Соединение D-входа D-триггера 2 с его инBepcMjiM выходом и введение шины А управлени , соединенной с S-входом D-триггера i способствует достиже ,НИИ пЪставленной цели. 1 з.п. ф-лы, 1 ил.The invention can be used in the construction of automation devices and computing. , The purpose of the invention is to increase speed and reduce the division factor to two. The frequency divider contains D-flip-flops 1 and 2. Connecting the D-input of D-flip-flop 2 to its BEPCMjiM output and introducing the control bus A connected to the S-input of D-flip-flop i contributes to achieving the SRI of the set target. 1 hp f-ly, 1 ill.
Description
(Л С(Ls
СПSP
« .1" .one
Изобретение относитс к импульсой технике и может быть использоано при построении устройств автоатики и вычислительной техники.The invention relates to a pulse technique and can be used in the construction of devices for autoatik and computer technology.
Цель изобретени - повышение быстродействи а также возможность уменьшени коэффициента делени до вух.The purpose of the invention is to increase the speed and the possibility of reducing the division factor to woo.
На чертеже приведена электрическа функциональна схема устройства.The drawing shows an electrical functional circuit diagram of the device.
Делитель частоты импульсов содерит первый и второй D-триггеры 1 и 2, С-входы которых соединены с входной шиной,3, инверсный выход второго D-триггера 2 соединен с D-входами первого и второго D-триггеров и 2, пр мой выход первого D-триггера 1 соединен с R-входом второго D-триггера 2. Кроме того, S-вход вого D-триггера соединен с шиной . 4 управлени .The pulse frequency divider contains the first and second D-flip-flops 1 and 2, the C-inputs of which are connected to the input bus, 3, the inverse output of the second D-flip-flop 2 is connected to the D-inputs of the first and second D-flip-flops and 2, the direct output of the first D-flip-flop 1 is connected to the R-input of the second D-flip-flop 2. In addition, the S-input of the D-flip-flop is connected to the bus. 4 controls
Устройство работает следующим образом.The device works as follows.
, Запрещенным состо нием дл устройства вл етс состо ние 01 (по пр мым выходам D-триггеров } и 2), которое исключаетс подачей выходного сигнала с пр мого выхода D-триггера 1 на R-вход D-триггера 2.The Forbidden state for the device is state 01 (on the direct outputs of the D-flip-flops} and 2), which is excluded by the output signal from the direct output of the D-flip-flop 1 to the R-input of the D-flip-flop 2.
Пусть в исходном состо нии D-триггеры 1 и 2 наход тс в нулевом состо нии , а на шину 4 поступает единичньй уровень. С приходом первого импульса на шину 3 измен ет свое состо ние на единичное только D-триггер I. С приходом второго импульсаIn the initial state, let D-triggers 1 and 2 be in the zero state, and a single level arrives on bus 4. With the arrival of the first pulse on the bus 3, the D-flip-flop I changes its state to the unit one. With the arrival of the second pulse
725022725022
на шину 3 измен ет свое состо ние на единичное только D-триггер 2, С при ходом третьего импульса на шину 3 вращаютс в исходное состо ние оба 5 D-триггера 1 и 2, так как к этому моменту на инверсном выходе второго D-триггера 2 имеетс нулевой уровень.on bus 3, only D-flip-flop 2 changes its state to unit one; C, when the third pulse travels to bus 3, both 5 D-flip-flops 1 and 2 rotate to the initial state, because by this time the inverse output of the second D-flip-flop 2 is level zero.
Таким образом, устройство осуществл ет деление частоты входных 0 импульсов на три.Thus, the device divides the frequency of the input 0 pulses into three.
Дл понижени коэффициента делени до двух на шину 4 необходимо подать нулевой уровень. При этом используетс в устройстве лишь второй 5 D-триггер 2 в счетном режиме.In order to reduce the division factor to two, it is necessary to apply a zero level to bus 4. In this case, only the second 5 D flip-flop 2 in the counting mode is used in the device.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853904524A SU1272502A1 (en) | 1985-04-15 | 1985-04-15 | Pulse repetition frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853904524A SU1272502A1 (en) | 1985-04-15 | 1985-04-15 | Pulse repetition frequency divider |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1272502A1 true SU1272502A1 (en) | 1986-11-23 |
Family
ID=21180453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU853904524A SU1272502A1 (en) | 1985-04-15 | 1985-04-15 | Pulse repetition frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1272502A1 (en) |
-
1985
- 1985-04-15 SU SU853904524A patent/SU1272502A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 784004, кл. Н 03 К 23/00, 1980, Авторское свидетельство СССР № 1205298, кл.Н 03 К 23/00, 1982. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1272502A1 (en) | Pulse repetition frequency divider | |
| JPH0219021A (en) | Digital pulse width modulation circuit | |
| SU1533001A1 (en) | Frequency divider | |
| SU1256199A2 (en) | Frequency divider with 3:1 countdown | |
| SU1238233A1 (en) | Controlled frequency divider | |
| SU1734199A1 (en) | Pulse timing device | |
| KR880009483A (en) | Input circuit for digital phase look loop | |
| SU1312743A1 (en) | Device for decoding miller code | |
| SU1473086A1 (en) | Code-to-time interval transducer | |
| SU1307560A1 (en) | Device for clock synchronizing and selecting pulse burst | |
| SU684710A1 (en) | Phase-pulse converter | |
| SU1288928A1 (en) | Device for transmission of phase-shift keyed signal | |
| SU1274135A1 (en) | Pulse shaper | |
| SU1622944A1 (en) | Frequency divider with three-phase output | |
| SU1534750A1 (en) | Clock synchronization device | |
| KR890004802Y1 (en) | Clock signals selection equipment for cpu | |
| SU1418686A1 (en) | Gray code generator | |
| SU1471186A1 (en) | Unit for synchronizing reception of asynchronous signals | |
| SU1325454A1 (en) | Multichannel device for time shift of coincidence pulses | |
| SU1173549A1 (en) | Level distributor | |
| SU1290504A1 (en) | Device for synchronizing signals | |
| SU1298901A1 (en) | Synchronous frequency divider with 10:1 countdown | |
| SU1676077A1 (en) | Pulses subtracting and adding unit | |
| SU1531185A1 (en) | Pulse synchronizing device | |
| SU439922A1 (en) | Logic circuit |