[go: up one dir, main page]

SU1260939A1 - Universal logic module - Google Patents

Universal logic module Download PDF

Info

Publication number
SU1260939A1
SU1260939A1 SU853867592A SU3867592A SU1260939A1 SU 1260939 A1 SU1260939 A1 SU 1260939A1 SU 853867592 A SU853867592 A SU 853867592A SU 3867592 A SU3867592 A SU 3867592A SU 1260939 A1 SU1260939 A1 SU 1260939A1
Authority
SU
USSR - Soviet Union
Prior art keywords
module
input
equality
inputs
elements
Prior art date
Application number
SU853867592A
Other languages
Russian (ru)
Inventor
Сергей Николаевич Изотов
Валерий Иванович Костеневич
Валентин Александрович Мищенко
Леонид Болеславович Авгуль
Михаил Михайлович Татур
Original Assignee
Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны filed Critical Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны
Priority to SU853867592A priority Critical patent/SU1260939A1/en
Application granted granted Critical
Publication of SU1260939A1 publication Critical patent/SU1260939A1/en

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

Изобретение относитс  к области автоматики и вычислительной техники. Цель изобретени  - повьппение контролепригодности модул . Универсальный логический модуль содержит информационные и настроечные входы, Элемент И-НЕ, элементы РАВНОЗНАЧНОСТЬ и сумматор по модулю два. Модуль работает в двух режимах. В рабочем режиме на настроечный вход, соединенный с первым входом элемента И-НЕ, подаетс  сигнал низкого уровн . Тог-, да в зависимости от сигналов на других настроечньгх входах на выходе {модул  реализуетс  люба  булева функци  двух переменных. В режиме контрол  на первый вход элемента И-НЕ подаетс  сигнал высокого уровн . Тогда при подаче на остальные входы модул  соответствуклцего тестового набора на выходе будет наблюдатьс  меандр с периодом 6Т (t - врем  за- дёржки сигнал на одном элементе). Отсутствие меандра указывает на наличие в модуле неисправности. 1 ил. 1 табл. i (Л го О) о 00 юThe invention relates to the field of automation and computing. The purpose of the invention is to increase the testability of the module. The universal logic module contains informational and tuning inputs, the NAND Element, the EQUIDITY elements and the modulo-2 adder. The module works in two modes. In the operating mode, a low level signal is applied to the setup input connected to the first input of the NAND element. Then, depending on the signals at the other tuning inputs at the output {module, any Boolean function of two variables is realized. In control mode, a high level signal is applied to the first input of the NAND element. Then, when applying to the remaining inputs of the module of a corresponding test set, a square wave with a period of 6T will be observed at the output (t is the delay time signal on one element). The absence of a meander indicates the presence of a fault in the module. 1 il. 1 tab. i (l go o) about 00 th

Description

Изобретение относитс  к автоматике и вычислительной технике.This invention relates to automation and computing.

Цель изобретени  - повышение контролепригодности модул .The purpose of the invention is to improve the testability of the module.

На чертеже представлена функцио- нальна  схема универсального логического модул .The drawing shows the functional diagram of the universal logic module.

Модуль содержит настроечные входы 1-5, информационные входы 6 и 7, элемент 8 И-НЕ, элементы 9-11 РАВНО- ЗНАЧНОСТЬ, сумматор 12 по модулю дв выход 13.The module contains tuning inputs 1-5, information inputs 6 and 7, element 8 AND-NOT, elements 9-11 EQUAL VALUE, adder 12 modulo two output 13.

Модуль функционирует следующим образом.The module operates as follows.

Если сигнаЛ на выходе элемента 8 И-НЕ равен единице, т.е. сигнал И, О, а на информационные входы 6 и 7 соответственно подать переменны х , X,, то при простом алфавите настройки в зависимости от сигналов настройки H-,Hj, И., Mj на входах 2-5 на выходе 13 реализуетс  люба  булева функци  переменных (таблица).If the signal at the output of element 8 AND-NOT is equal to one, i.e. signal I, O, and the information inputs 6 and 7, respectively, apply variables x, X, then with a simple alphabet, the settings depend on the tuning signals H-, Hj, I., Mj at inputs 2-5 at output 13 any Boolean variable functions (table).

В таблице приведен тип реализуемой функции в зависимости от комбинации сигналов на настроечных входахThe table shows the type of function implemented depending on the combination of signals at the tuning inputs.

Тип реализуемой функцииType of function implemented

Комбинации сигналов на настроечных входахCombinations of signals on the tuning inputs

......

- «-«-Н-J-b « J.- “-“ - H – Jb “J.

x,vxx, vx

x,Vx,x, Vx,

X,X.,V X, X,X, X., V X, X,

..

0101

10 10 11 1110 10 11 11

II

0 1 00 1 0

1one

в режиме контрол , если сигнал И . 1 ,и на настроечные и информационные входы 2-7 соответственно подать сигналы (011111) или (100000), то при правильном функционировании модул  на выходе 13 будет наблюдатьс  меандр с периодом 6t . При неправильном функционировании меандра на выходе 13 не будет.in control mode, if the signal is And. 1, and to the configuration and data inputs 2-7, respectively, to send signals (011111) or (100000), then if the module is properly functioning, a square wave with a period of 6t will be observed at output 13. If the meander is not functioning correctly, output 13 will not.

Claims (1)

Формула изобретени Invention Formula Универсальный логический модуль, содержащий первый, второй и третий элементы РАВНОЗНАЧНОСТЬ, причем первый и второй настроечные входы модул  соединены с первыми входами первого и второго элементов РАВНОЗНАЧНОСТЬ соответственно, о т л и ч а ю- щ и и с   тем, что, с целью повышени  контролепригодности, в него введены сумматор по модулю два и элемент И-НЕ, прттем первый информационный вход модул  соединен с первым входом третьего элемента РАВНОЗНАЧНОСТЬ и вторым входом первого элемента РАВНОЗНАЧНОСТЬ, второй информационный вход модул  соединен с вторыми входами второго и третьего элементов РАВНОЗНАЧНОСТЬ, третий четвертый и п тый настроечные входы модул  соединены соответственно с третьим входом третьего элемента РАВНОЗНАЧНОСТЬ, первым входом элемента И-НЕ и первым входом сумматора по модулю два, второй, третий и четвертый входы которого соединены с выходами первого, второго и третьего элементов РАВНОЗНАЧНОСТЬ соответственно , выход сумматора по модулюUniversal logic module containing the first, second and third elements of EQUALITY, with the first and second tuning inputs of the module connected to the first inputs of the first and second elements of EQUALITY, respectively, in order to increase testability, modulo two adder and an NAND element are entered into it, the first information input of the module is connected to the first input of the third EQUALITY element and the second input of the first element EQUALITY, the second information input of the module Inna with the second inputs of the second and third elements of EQUALITY, the third fourth and fifth tuning inputs of the module are connected respectively to the third input of the third element EQUALITY, the first input of the NAND element and the first input of the modulo two, the second, second, third and fourth inputs of which are connected to the outputs of the first, second and third elements of EQUALITY, respectively, the output of the adder modulo 33 1260939412609394 два соединен с выкодом модул  и первого и второго элементов РАВНЬ- вторым входом элемента И-НЕ, выход ЗНАЧНОСТЬ и четвертым входом третье- которрго соединен с третьими входами го элемента РАВНОЗНАЧНОСТЬ.two are connected to the code of the module and the first and second elements of the EQUAL - the second input of the NAND element, the output VALUE and the fourth input of the third one are connected to the third input of the EQUALITY element. Составитель А.Федоров Редактор Т.Парфенова Техред А. Кравчук Корректор М.Compiler A.Fyodorov Editor T.Parfenova Tehred A. Kravchuk Proofreader M. Закаэ 5232/49 Тираж 671ПодписноеZakae 5232/49 Circulation 671 Subscription ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5 Производственно-полигProduction Poly рафическое предпри тие, г.Ужгород, ул. Проектна , 4Raficheskoe enterprise, Uzhgorod, st. Project, 4
SU853867592A 1985-03-12 1985-03-12 Universal logic module SU1260939A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853867592A SU1260939A1 (en) 1985-03-12 1985-03-12 Universal logic module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853867592A SU1260939A1 (en) 1985-03-12 1985-03-12 Universal logic module

Publications (1)

Publication Number Publication Date
SU1260939A1 true SU1260939A1 (en) 1986-09-30

Family

ID=21167132

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853867592A SU1260939A1 (en) 1985-03-12 1985-03-12 Universal logic module

Country Status (1)

Country Link
SU (1) SU1260939A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 915073, кл.С 06 F 7/00, 1980. Авторское свидетельство СССР № 1084781, кл. G 06 F 7/00, 1981. *

Similar Documents

Publication Publication Date Title
US4728822A (en) Data processing system with improved output function
KR870005515A (en) Programmable logic unit
AU6392686A (en) Digital intergrated circuit
US4644185A (en) Self clocking CMOS latch
US4093993A (en) Bit-slice type large scale integrated circuit with multiple functions on a one-chip semiconductor device
SU1260939A1 (en) Universal logic module
KR860008505A (en) Data source system
US4547684A (en) Clock generator
KR850004669A (en) Selection and locking circuits in arithmetic function circuits
SU1208549A1 (en) Universal logic register
SU1328818A1 (en) Controlled adder
JPH04306013A (en) Latch circuit device
SU1434542A1 (en) Counter
SU1238055A2 (en) Polyfunctional logic module
SU1325506A1 (en) Function generator
SU1491308A1 (en) Pulsed gate with control signal storage
SU1248063A1 (en) Pulse counter with number of states equal to 2 raised to the n-th power minus one
SU1196845A1 (en) Universal logic cell
SU1501032A1 (en) Arithmetic logical module
SU1302269A2 (en) Universal logic register
SU686146A1 (en) Multifunction logic element
JPH01129316A (en) Reset device
SU1256154A1 (en) I-k flip-flop with clocking
SU1261094A1 (en) Device for protection against chatter of contacts
SU1598142A1 (en) Asynchronous distributor