1. Вычислитель высотно-скоростных параметров летательного аппарата, содержащий блок ввода сигналов, два преобразователя входных сигналов, два блока памяти и блок вывода сигналов, причем выход блока ввода сигналов соединен с первыми входами первого и второго преобразователей входных сигналов, отличающийся тем, что, с целью повышения эксплуатационной надежности вычислителя путем увеличения контролируемых узлов устройства, введены два регистра, блок сравнения, восемь ключевых элементов, счетчик импульсов и блок дешифратора, при этом первый выход блока дешифратора соединен с управляющим входом первого ключевого элемента, первый вывод которого соединен с выходом первого блока памяти, второй вывод с вторым входом первого преобразователя входных сигналов, второй выход блока дешифратора соединен с управляющим входом второго ключевого элемента, первый вывод которого соединен с выходом первого блока памяти, второй вывод - с вторым входом второго преобразователя входных сигналов, третий выход блока дешифратора соединен с управляющим входом четвертого ключевого элемента, первый вывод которого соединен с вторым входом первого преобразователя входных сигналов, второй вывод - с выходом второго блока памяти, четвертый выход блока дешифратора соединен с управляющим входом третьего ключевого элемента, первый вывод которого соединен с вторым входом второго преобразователя входных сигналов, второй вывод - с выходом второго блока памяти, выход первого преобразователя входных сигналов соединен с первыми выводами пятого и седьмого ключевых элементов, второй вывод пятого ключевого элемента соединен с вторым выводом шестого ключевого элемента и подключен к входу первого регистра, выход которого соединен с первым входом блока сравнения, выход второго преобразователя входных сигналов соединен с первыми выводами шестого и восьмого ключевых элементов, второй вывод восьмого ключевого элемента соединен с вторым выводом седьмого ключевого элемента и подключен к входу второго регистра, выход которого соединен с вторым входом блока сравнения, первый выход которого соединен с входом блока вывода сигналов, второй выход блока сравнения соединен с входом счетчика импульсов, выход которого соединен с входом блока дешифратора, пятый выход которого соединен с управляющим входом пятого ключевого элемента, шестой выход соединен с управляющим входом шестого ключевого элемента, седьмой выход блока дешифратора соединен с управляющим входом седьмого ключевого элемента, восьмой выход блока дешифратора соединен с управляющим входом восьмого ключевого элемента.2. Вычислитель по п.1, отличающийся тем, что блок дешифратора содержит три логических элемента НЕ, пять логических элементов И, четыре логических элемента ИЛИ и четыре элемента усиления, при этом выход первого логического элемента НЕ соединен с первыми входами первого, второго, третьего и четвертого логических элементов И, выход второго логического элемента НЕ соединен с вторыми входами первого, второго и пятого логических элементов И, выход третьего логического элемента НЕ соединен с третьими входами первого, третьего и пятого логических элементов И, третий вход второго логического элемента И соединен с третьим входом четвертого логического элемента И и входом третьего логического элемента НЕ, второй вход третьего логического элемента И соединен с входом второго логического элемента НЕ и подключен к второму входу четвертого логического элемента И, первый вход пятого логического элемента И соединен с входом первого логического элемента НЕ, выход первого логического элемента И соединен с первыми входами первого и третьего логических элементов ИЛИ и входами второго и четвертого элементов усиления, выход второго логического элемента И соединен с первым входом второго и вторым входом четвертого логических элементов ИЛИ, выход третьего логического элемента И соединен с входом первого элемента усиления и вторым входом третьего логического элемента ИЛИ, выход четвертого логического элемента И соединен с вторым входом первого логического элемента ИЛИ и входом третьего элемента усиления, выход пятого логического элемента И соединен с вторым входом второго логического элемента ИЛИ и первым входом четвертого логического элемента ИЛИ, выходы первого и второго логических элементов ИЛИ соединены с первым и вторым выходами блока дешифратора, третий и четвертый выходы которого соединены с выходами первого и второго элементов усиления, выходы третьего и четвертого логических элементов ИЛИ соединены с пятым и шестым выходами блока дешифратора, седьмой и восьмой выходы которого соединены с выходами третьего и четвертого элементов усиления.1. The calculator of the altitude-velocity parameters of the aircraft, containing a signal input unit, two input signal converters, two memory blocks and a signal output unit, the output of the signal input unit connected to the first inputs of the first and second input signal converters, characterized in that In order to increase the operational reliability of the calculator by increasing the monitored nodes of the device, two registers, a comparison unit, eight key elements, a pulse counter and a decoder unit are entered, the first The output of the decoder unit is connected to the control input of the first key element, the first output of which is connected to the output of the first memory block, the second output to the second input of the first converter of input signals, the second output of the decoder unit is connected to the control input of the second key element, the first output of which is connected to output the first memory block, the second output - with the second input of the second input converter; the third output of the decoder block is connected to the control input of the fourth key element, the output of which is connected to the second input of the first converter of input signals, the second output to the output of the second memory block, the fourth output of the decoder block is connected to the control input of the third key element, the first terminal of which is connected to the second input of the second converter of input signals, the second output to the output the second memory block, the output of the first input converter is connected to the first terminals of the fifth and seventh key elements, the second output of the fifth key element is connected to the second terminal the sixth key element and connected to the input of the first register, the output of which is connected to the first input of the comparison unit, the output of the second input converter is connected to the first terminals of the sixth and eighth key elements, the second output of the eighth key element is connected to the second output of the seventh key element and connected to the input The second register, the output of which is connected to the second input of the comparator, the first output of which is connected to the input of the signal output unit, the second output of the comparator is connected to the input of the reference pulse pulses, the output of which is connected to the input of the decoder unit, the fifth output of which is connected to the control input of the fifth key element, the sixth output is connected to the control input of the sixth key element, the seventh output of the decoder unit is connected to the control input of the seventh key element, the eighth output of the decoder unit is connected to control input of the eighth key element.2. The calculator according to claim 1, characterized in that the decoder unit contains three logical elements NOT, five logical elements AND four logical elements OR and four elements of amplification, while the output of the first logical element is NOT connected to the first inputs of the first, second, third and fourth logic gates And, the output of the second logic element is NOT connected to the second inputs of the first, second and fifth logic elements AND, the output of the third logic element is NOT connected to the third inputs of the first, third and fifth logic g And, the third input of the second logical element AND is connected to the third input of the fourth logical element AND and the input of the third logical element NOT, the second input of the third logical element AND is connected to the input of the second logical element NOT and connected to the second input of the fourth logical element And, the first input of the fifth the logical element And is connected to the input of the first logical element NOT, the output of the first logical element AND is connected to the first inputs of the first and third logical elements OR and the inputs of the second and fourth of the amplification elements, the output of the second logic element AND is connected to the first input of the second and second inputs of the fourth OR logic element, the output of the third logic element AND is connected to the input of the first gain element and the second input of the third logical element OR, the output of the fourth logical element AND is connected to the second input the first logical element OR and the input of the third amplifying element, the output of the fifth logical element AND is connected to the second input of the second logical element OR and the first input of the fourth the OR element, the outputs of the first and second logical elements OR are connected to the first and second outputs of the decoder unit, the third and fourth outputs of which are connected to the outputs of the first and second amplification elements, the outputs of the third and fourth logical elements OR are connected to the fifth and sixth outputs of the decoder unit, The seventh and eighth outputs of which are connected to the outputs of the third and fourth amplification elements.