SU1156110A1 - Устройство дл приема и обнаружени комбинации двоичных сигналов - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ПРИЕМА И ОБНАРУЖЕНИЯ КОМБИНАЦИИ ДВОИЧНЫХ СИГНАЛОВ, содержащее хронизатор, первый вход которого  вл етс  первым входом устройства, второй вход хронизатора объединен с первыми входами первого счетчика и первого регистра и  вл етс  вторым входом устройства , первый выход хронизатора соединен с первыми входами второго ре- гистра и триггера, второй выход с первым входом первого блока пам ти третий выход - с вторым входом первого счетчика, четвертый выход с первым входом первого коммутатора, п тьй выход - с первым входом порогового элемента, выходы первого счетчика соединены с соответствую- щими вторыми входами первого блока пам ти, выходы которого соединены с соответствующими вторыми входами второго регистра первые выходы второго регистра, соединены с соответствующими третьими входами первого блока пам ти, второй выход второго регистра соединен с вторым входом триггера, выход триггера соединен с вторым входом первого коммутатора, третий вход которого  вл етс  третьим входом устройства, выход первого коммутатзора соединен с четвертым входом первого блока пам ти, второй блок пам ти, выходы которого соединены с соответствующими первыми входами сумматора выходы сумматора соединены с соответствующими вторыми входами первого регистра, выходы которого соединены с соответствующим вторыми входами сумматора и порогового элемента, третий регистр , входы которого  вл ютс  четвертыми входами устройства , выходы третьего регистра соединены с соответствующими третьими входами порогового элемента, выход которого  вл етс  выходом устройства, отличающеес  тем, что, с целью повышени  информативности устройства, в него .введены второй счетчик и второй коммутатор, третий выход хронизатора соединен с третьим входом первого с  регистра, объединенные первые вхоО5 ды второго счетчика и второго коммутатора  вл ютс  п тым входом устройства , второй вход второго счетчика  вл етс  шестым входом устройО ства, выходы первого счетчика, второго счетчикэ, первого коммутатора и первые выходы второго регистра соединены соответственно с вторыми, третьими, четвертым и п тыми входами второго коммутатора, выходы которого соединены с соответствующими первьвда входами второго блока пам ти, вторые и третий входы второго блока пам ти  вл ютс  соответственно седьмыми и восьмым входаш устройства .

Description

Изобретение относитс  к электрсг св зи и может быть использовано в устройствах обработки дискретных сообш/.ний дл  обнаружени  комбинани двоичных сигналов изиестного вида при неизвестном моменте ее приход  Известно устройство дн  ириема и обнар,окони  комбинации двоичных сигналов, содержащее г-енератор так товых имиульсов, формирователь импульсов , счетчики, )лементь И, эле менты ИЛИ, триггср, дешифраторы, элементы задержки, пороговый элемент , рег-истрь, хронизатор и блоки пам ти lj , Недостатком изг естного уетроГтства  в,п етс  низкое (1 1стродействие . Наиболее б;п1зким по ехническ.ой сущности к предлагаемому  вл етс  устройство дл  приема н об {аружени  комбинации двоичн,ых сигналов, содержащее хронизатор, первые вход которого  вл ютс  первыми входа№1 устройства, второй вход хронизатора об1)е/и-1нен с первыми входами сче чика и первого регистра и  вл етс  вторым ВХОДС5М устройства, первый вых(1д хронизатора есиллнен с вторы входом счетчика и первыми входами первого и второго элементов И, второй выход .хропизатора (соединен с первыми входами и второг-о регистра, трегиГ выхол. - с первьлм входом коммутатора, четвертый выход - с вторым входом первого регистра, п тый 11ыход - с первыми входами первого блока пам ти, порогового элемента, третьего и четвертого элементов И, шестой выход, с вторыми входами nepiioro и третье го элементов И, седьмой выход с вторьми входами второго и четвер того элементов И, вьгходы счетП1ка соединены с соотт етствую11Ц1Ми первым входами первого, второго и третьего блоков пам ти, вьгходы третьего и четвертого элементов И соединены G вторьпчи входами соответственно второго и третьего блоков пам ти, в ходы первого блока пам ти соединены с соответствующими вторыми входами Btoporo регистра, первьй выход кот рого соединен с вторым входом триг гера, выход триггера соединен с пер вым входом коммутатора, второй вход коммутатора  вл етс  третьим входом устройства, вторые выходы регистра и В111ХОД коммутатора соединены соответственно с первыми входами блоков сра15нени  и третьими входами иервого блока пам ти, выходы второго блока пам ти соединены с вторыми входами соответствую1гу1х блоков сравнени , вь;ходы которых соединены с первыми входами соответствующих п тых элементов И, выходы третьего блока пам ти соединены с вторыми входами соответствующих п тьгх элементов И, вр,1ходы которых соединены через четвертый блок пам ти с соответствующими первыми входами сумматора, выходы сумматора соединены с третьими входаьш первого регистра, вьгходы котоpoio соединены с соответству ощими вторыми входами сумматора и порогового элемента, выходы третьего регистра соединены с соответствующими третьими входами иорогового элемента, третьи входы второго, третьего блоков пам ти и входы третьего регистра  вл ютс  соответственно четвертыми, п тыми и шестыми входами устройства, выходы первого, второго элементов И.и порогового элемента  вл ютс  соответственно первым, BTOpi.iM и третьим выходами устройства 2. Недостатком этого устройства  вл етс  ограниченное число видов обнаруживаемых комбинаций. Обнаруживаемыми  вл ютс  комбинации с детерминированной структурой. Но устройство не обнаруживает, например, составную комбинагщю, образованную L -частичными комбинаци ми, выбираемыми кажда  из алфавита объемом f комбинахщй, так как данна  составна  кo бинaци  имеет определенное количество реализаций, а устройство может быть настроено только на одну ее peaJПIзaцию, хран щуюс  в блоках пам ти эталона и маски, то остальные ее реализации процускаютс . Ограниченное число видов обнаруживаемых комбинаций снижает информативность известного устройства. Целью изобретени   вл етс  повы-. щение информативности устройства. Указанна  цель достигаетс  тем, что в устройство дл  приема и обнаруткени  комбинации двоичных сигналов, содержащее хронизатор, первьй вход которого  вл етс  первым входом устройства, второй вход хронизатора объединен с первыми входами первого счетчика и первого регистра и  вл етс  вторым входом устройства, перв выход хронизатора соединен с первым входами второго регистра и триггера второй выход - с первым входом первого блока пам ти, третий выход - с вторым входом первого счетчика, чет вертый выход - с первым входом первого коммутатора, п тый выход - с первым входом порогового элемента, выходы первого счетчика соединены с соответствующими вторыми входами первого блока пам ти, выходы которо го соединены с соответствующими вто рыми входами второго регистра, первые выходы второго ретистра соединены с соответствующими третьими входами первого блока пам ти, второ выход второго регистра соединен с вторым входом триггера, выход триггера соединен с вторым входом перво го-коммутатора, третий вход которог  вл етс  третьим входом устройства, выход первого коммутатора соединен с четвертым входом первого блока пам ти, второй блок пам ти, выходы которого соединены с соответствующими первыми входами сумматора, вых ды сумматора соединены с соответствующими вторыми входами первого регистра, выходы которого соединены с соответствующими вторыми входами сумматора и порогового элемента, третий регистр, входы которого  вл  ютс  четвертыми входами устройства, выходы третьего регистра соединены с соответствующими третьими входами порогового элемента, выход которого  вл етс  выходом устройства, введены второй счетчик и второй коммутатор , третий выход хронизатора соединен с третьим входом первого регистра, объединенные первые входы второго счетчика и второго коммутатора  вл ютс  п тым входом устройства , второй вход второго счетчика  вл етс  шестым входом устройства, выходы первого счетчика, второго счетчика , первого коммутатора и первые выходы второго регистра соединены соответственно с вторыми, третьими, четвер тым и п тыми входами второго коммутатора , выходы которого соединены с соответствующими пepвы ш входами вто рого блока пам ти, вторые и третий входы второго блока пам ти  вл ютс  соответственно седьмыми и восьмым входами устройства. На фпг. 1 приведена структурнаи схема предла -аемого устройства; на фиг. 2 - временные диа1р чммы входных двоичных сигналов и тактовых импульсов , на фиг. 3 пример со1;ержимого  чеек блока 1 пам ти; нп фиг. 4 временные диаграммы т1раш1 юпр х сигналов.. Устройство дл  приема и.оГжаружени  комбинаций двоичных сиг.1алов содержит блок 1 пам ти, регистр 2, триггер 3, коммутаторы 4 и 5, блок 6 пам ти, хронизатор 7, счетчики 8 и 9 адреса, сумматор 10, регистр 11, пороговый элемент 12 и регистр 13. Устрюйство работает следующим образом. Принимаемые двоичные сигналы в виде последовательности элементарных посьшок О, 1 (фиг. 2а ) поступают на вход коммутатора 4. На входы хронизатора 7, счетчика 8 и регистра 11 поступают синхронизированные с двоичными сигналами тактовые импульсы (фиг. 2В ). Очередной тактовый импульс устанавливает в ноль счетчик 8 адреса., регистр 11 и запускает хронизатор 7, который в ответ на тактовый импульс вырабатывает в интервале между соседними тактовыми импульсами (фиг. 2 6 , 4а ) следующие управл ющие сигналы: первую пачку из -- импульсов (фиг. 4 S ) где N - число двоичных сигналов комбинации; m - целое число, равное числу разр дов  чейки пам ти в блоке 1 пам ти; вторую пачку из л импульсов (фиг. 4Ь ), задержанную отнocитeJ ьнo первой пачки; третью пачку из Q импульсов (фиг. 4-2 ), задержанную относитепьно второй пачки , импульс ввода принимаемого двоичного сигнала (фиг. 4е ), импульс считывани  (фиг. 4 е ) . Блок 1 пам ти, регистр 2, триггер 3 и коммутатор 4 обеспечивают хранение и считывание N -разр дной выборочной комбинации, образованной двоичными сигналами, прин тьп ш в ив N -1 предьщущих тактовых интервалах. Эта комбинаци  упакована в блоке 1 пам ти От-разр дными словами, нумераци  которых возрастает в направлении к прошлому времени, а в словах старшим разр дам соответствуют более старые двоичые сигналы. Дл  примера на фиг. 3 оказано содержимое блока 1 пам ти п моменты времени t 11 , tj, в случае 16-разр дной выборочной комбинации , упакованной четырьм  четырехразр дными словами (на фиг. 3 через e(i) обозначен двоичньй сигнал в момент i). Слова размещаютс  в  чейках пам ти с адресами 0,1.,., 0 -1. Чтение слов выборочной комбинации осуществл етс  кодами с выходов счет чика 8 адреса, поступающими на адоесные входы блока 1 пам ти. Первым в тактовом интервале считываетс  нулевое слово после установки в нол счетчика 8 адреса, остальные слова считываютс  при последовательном, наращивании на единиду его содержимого импульсами третьей пачки (фиг. 4 2 ), поступающими на суммирующий вход счетчика 8 с выхода хронизатора 7. После того, как считываемое слово установитс  на выходах блока 1 пам ти, импульс перво пачки (фиг ,48 ) с выхода хронизатора 7 поступает на тактовый вход регистра 2, триггера 3 и записывает в регистр 2 слово выборочной комбинации , в триггер 3 - содержимое старшего разр да с выхода регистра 2, записанное в него из старшего разр да предыдущей  чейки блока 1 пам ти. Следуюш 1й импульс второй па ки (фиг. 4 Ь ) с выхода хронизатора 7 поступает на управл ющий вход блока 1 пам ти и записывает в него по тому же адресу слово выборочной комбинации со сдвинутыми по направлению к старшим разр дам двоичными сигналами, так как выход коммутатора 4 соединен с информационным входом младшего разр да блока 1 пам ти остальные информационные входы блок 1 соединены с выходами регистра 2 с перекосом на один разр д в сторону его младших разр дов. В младший разр д нулевого слова записываетс  принимаемьй в данный тактовьй интер вал двоичный сигнал, проход щий со входа устройства на выход коммутатора 4 благодар  наличию на его у равл ющем входе импульса ввода (фиг. 4 ) с выхода хронизатора 7, а в младший разр д остальных слов старший разр д предьщущего слова, постзгпающий с выхода триггера 3 на выход коммутатора 4. Этим обеспечив етс  сдвиг выборочной комбинации на один бит в направлении к новому двоичному сигналу. Каждое слово выборочной комбинации поступает на четвертый и п тые входы коммутатора 5, на вторые входы которого поступают коды с выходов счетчика 8 адреса, В режиме выделени  комбинаций двоичных сигналов команда ввода на первом входе коммутатора 5 отсутствует, вследствие чего с входов коммутатора 5 на его выходы соединенные с адресными входами блока 6 пам ти, поступает код, младшими разр дами которого  вл етс  код слова выборочный комбинации, старшими разр дами - код номера этого слова. Ячейка блока 6 пам ти с этим адресом содержит двоичный код числа информационных позиций, на которых совпадает слово выборочной комбинации со словом эталона (словом вьщел емой комбинации). Например , если в случае четырех четырехразр дных слов вторым словом эталона  вл етс  слово 0011, в котором все позиции информаи;ионные, тс дл  второго слова 0000 выборочной комбинации  чейка с адресом 100000 содержит код 010 (код числа 2), дл  второго слова 0001 выборочной комбинации  чейка с адресом 100001 код 011 (код числа 3) и т.д. по всем вариантам второго слова выборочной комбинации. Если же в слове эталона 0011 старший разр д (крайн   слева позици )  вл етс  неинформационным , то в  чейках с адресами 100000 и 100001 будет содержатьс  код 001 и 010, как результат сравнени  слов 011 и 000, 011 и 001. Сумматор 10 суммирует двоичные числа с выходов блока 6 посто нной пам ти и регистра 11. По окончании суммировани  импульс третьей пачки (фиг. 4 2 ) с выхода хронизатора 7 поступает на тактовый вход регистра 1 1 и записывает в него содержимое сумматора 10, После обработки Q слов выборочной комбинации регистр 11 содержит число, равное равное числу информационных позиций, на которых выборочна  комбинаци  совпадает с эталоном. Если это число не меньше порогового числа записанного в регистре 13, то импульс считывани  (фиг, 4 е ) с выхода хронизатора 7, поступающий на стробирующий вход порогового элемента 12, считьгоает на выход устоойства решение об обнаружении комбинации . По окончании последнего импульса второй пачки (фиг, А f ) блок 1 пам ти содержит выборочную комбинацию, сдвинутую на один бит в направлении к новому двоичному сигналу (фиг. 3).

Аналогичным образом осуществл етс  анализ выборочных комбинаций в последующих тактовых интервалах.

Дл  ввода данных в блок 6 пам ти на вход счетчика 9 поступает импульс устанавливающий счетчик 9 в исходное состо ние, после чего данные ввод тс  словами. Каждое слово данных сопровождаетс  командой ввода и импульсом записи. Команда ввода, поступающа  на управл ющий вход коммутатора 5 и на суммирующий вход счетчика 9 адреса, устанавливает на выходах счетчика 9 очередной адрес. Импульс записи, поступающий на управл ющий (третий) вход блока 6 записывает в него данные, поступающие на информациортные вторые входы, по адресу, который действует на адресных входах блока 6 пам ти.

Число адресных кходов блока 1 пам ти равно С , I , число разр дов  чеек блока 6 равно Расширение видов обнаруживаемых комбинаций достигаетс  за счет обнаружени  составной комбинации, образованной L -частичными комбинаци ми , выбираемыми кажда  из алфавита объемом t комбинаций, В этом случае число разр дов  чеек блока 1 пам ти выбираетс  равным числу разр дов частичной комбинации, а в каждую  чейку блока 6 пам ти записываетс  число, равное числу информащшнных позиций, на которых слово выборочной комбинации, соответствующее  чейке пам ти, совпадает с наиболее сходной с ним комбинацией алфавита.

10111

a

,)ff

f) /

I r

0101 00

Разр ды

о

г 1 TffffrrjoSb/c/ (УЛ

Фиг. 2

Разр/ ды

г 10

Фиг 5

Фиг. 4

Claims (1)

1. УСТРОЙСТВО ДЛЯ ПРИЕМА

   И ОБНАРУЖЕНИЯ КОМБИНАЦИИ ДВОИЧНЫХ СИГНАЛОВ, содержащее хронизатор, первый вход которого является первым входом устройства, второй вход хронизатора объединен с первыми входами первого счетчика и первого регистра и является вторым входом устройства, первый выход хронизатора соединен с первыми входами второго регистра и триггера, второй выход с первым входом первого блока памяти третий выход - с вторым входом первого счетчика, четвертый выход с первым входом первого коммутатора, пятый выход - с первым входом порогового элемента, выходы первого счетчика соединены с соответствующими вторыми входами первого блока памяти, выходы которого соединены с соответствующими вторыми входами второго регистра^, первые выходы второго регистра, соединены с соответствующими третьими входами первого блока памяти, второй выход второго регистра соединен с вторым входом триггера, выход триггера соединен с вторым входом первого коммутатора, третий вход которого является третьим входом устройства, выход первого коммутатора соединен с четвертым входом первого блока памяти, второй блок памяти, выходы которого соединены с соответствующими первыми входами сумматора, выходы сумматора соединены с соответствующими вторыми входами первого регистра, выходы которого соединены с соответствующими вторыми входами сумматора и порогового элемента, третий регистр', входы которого являются четвертыми входами устройства, выходы третьего регистра соединены с соответствующими третьими входами порогового элемента, выход которого является выходом устройства, отличающееся тем, что, с целью повышения информативности устройства, в него .введены второй счетчик и второй коммутатор, третий выход хронизатора соединен с третьим входом первого регистра, объединенные первые входы второго счетчика и второго коммутатора являются пятым входом устройства, второй вход второго счетчика является шестым входом устройства, выходы первого счетчика, второго счетчикр, первого коммутатора и первые выходы второго регистра соединены соответственно с вторыми, третьими, четвертым и пятыми входами второго коммутатора, выходы которого соединены с соответствующими первьми входами второго блока памяти, вторые и третий входы второго блока памяти являются соответственно седьмыми и восьмым входами устройства .

   ЬмА сл 05 >

   ί

   156110