SU1182577A1 - Запоминающее устройство - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блоки пам ти, первую группу регистров, первую группу элементов И, элемент ИЛИ, распределитель импульсов, элемент задержки и блок синхронизации, одни из выходов которого соединены с входами синхронизации регистров первой группы, а другие входы - с первыми входами элементов И первой группы, выходы которых подключены к входам элемента ИЛИ, выход которого соединен с входом элемента задержки, выход которого подключен к входу распределител  импульсов, выходы которого соединены с входами синхронизации блоков пам ти, причем одноименные входы регистров первой группы соответственно объединены и  вл ютс  информационными входами устройства, входом синхронизации которого  вл етс  вход блока синхронизации, отличающеес  тем, что, с целью увеличени  информационной емкости устройства, в него введены элементы равнозначности, шифратор, втора  группа регистров, коммутаторы, втора  и треть  группы элементов И, элемент И-ИЛИ, элементы НЕ, счетчики тактов, счетные входы которых соединены с выходами элементов И второй группы, первые входы которых подключены к выходу элемента И-ГШИ, первые входы которого соединень с выходами элементов НЕ, входы которых и вторые входы элементов И первой группы подключены к выходам элементов равнозначности, причем выходы и установочные, входы счетчиков тактов соединены соответственно с первыми входами и с выходами блоков па (О м ти, вторые входы которых подклюС/ ) чены к выходам коммутаторов, входы е которых соединены с выходами регистров первой .группы,а управл ющие входы - с выходами регистров второй группы , входы которых подключены к выходам шифратора, входы которого соединены с выходами элементов И первой груп00 пы, входы синхронизации регистров to второй группы подключены к выходам СП элементов И третьей группы, первые входы которых соединены с выходом элемента ИЛИ, вторые входы элементов И второй и третьей групп подключены к выходам распределител  импульсов , вторые входы элемента И-ИЛИ соединены с другими выходами блока синхронизации, выход каждого регистра первой группы подключен к первому входу одноименного элемента равнозначности и к второму входу последующего элемента равнозначности, первый вход первого элемента равнознач-ности соединен с выходом последнего регистра первой группы.

Description

1 1

Изобретение относитс  к вычислительной технике.,, в частности к запоминающим устройствам, и может быть использовано дл  регистрации кодового обмена цифровых устройств в логических анализаторах, а также при отладке цифровых вычислительных комплексов„

Цель изобретени  - увеличение информационной емкости устройства.

На фиг. 1 приведена функхщонапьна  схема устройства; на фиг. 2 - то же, наиболее предпрчтительньм вариант вьтолнени  каждого блока пам ти.

Устройство содержит (фиг.1) первую группу регистров 1, блок 2 синхронизации , элементы 3 равнозначности , элементы НЕ 4, элемент И-ИЛИ 5, первую группу элементов И 6, шифратор 7, элемент ЙПИ 8, распределит ель 9 импульсов, коммутаторы 10, вторую группу регистров 11, вторую 12 и третью 13 группы элементов И, счетчики 14 тактов, блоки 15 пам ти и первый элемент 16 задержки.

Каждый блок 15 пам ти содержит (фиг.2) накопитель 17, формирователи 18 и 19 одиночных импульсов, элемент 20 задержки, демультиплексор 21 формирователь 22 коротких импульсов и счетчик 23 адресов.

Регистры 1 и 11 могут быть выполнены на микросхемах 585ИР12,133ИР13. Число информационных входов устройства равно га ( где m - целое число) и числу входов каждого из регистров 1. Число регистров 1 в первой группе схем 3 равнозначности, элементов НЕ 4, элементов И 6 первой группы равно N (где N - целое число), а число ком мутаторов 10, элементов И 12, элементов И 13, счетчиков 14 тактов и блоков 15 равно М (где М - целое чис ло) .

Счетчики 14 тактов могут быть вьшолнены на микросхемах 133ИЕ7, 533ИЕ7, коммутатор 10 - на основе микросхем 533КП12. Схемы 3 равнозначности могут быть выполнены на микросхемах 533СП1. Накопитель 17 может быть построен на микросхемах . 541РУ2 и имеет (m+t) разр дов, где га - число разр дов регистрации анализируемого кода, t - число разр дов дл  регистрации временного кода.

Устройство работает следующим .

772

Перед началом работы все регистры и счетчики устройства сбрасываютс  в нулевое состо ние, распределитель 9 устанавливаетс  в первое положение , а распределитель (условно не показан) блока 2 - в N-oe положение,  чейки блоков 15 обнулены.

Устройство приводитс  в действие подачей на вход 24 импульсных сигналов . При поступлении первого импульса на первом из выходов блока 2 по вл етс  кратковременный единичный сигнал, который поступает на синхронизирующий вход первого из регистров

1, обеспечива  запись .в регистр 1 информации с входов 25. Перва  из схем 3 равнозначности сравнивает коды с выходов первого и N-oro регистров 1, последний в начале работы должен быть равен 000...00. Если схема 3 равнозначности отметит равенство кодов, то на ее выходе: будет нулевой уровень, преп тствующий прохождению через первьм из элементов

И 6 единичного сигнала с первого из других выходов блока 2, который пройдет на выход элемента И-ИЛИ 5, через соответствующий его вход, так как на втором соответствующем входе

будет действовать единичныйуровень с выхода первого из элементов НЕ 4.

При воздействии второго и последующих синхронизирующих импульсов информаци  будет записьгоатьс  во

второй, третий и так далее регистры 1 до К--ОГО включительно, а затем снова в первый, второй и так далее i так как единичные сигналы будут вырабатыватьс  блоком 2 последовательно на втором, третьем, ...,Н-ом,

снова на первом, втором и так далее его выходах. Эти импульсы проход т последовательно на выход элемента И-ИЛИ 5 и далее через первый из

элементов И 1 2 - на вход первого из

счетчиков 14, который в результате .насчитывает N импульсов (где п. N целое число) пока (К+1)-  из схем 3 равнозначности не отметит неравенство кодов (где К - остаток от делени  п на N). Единичньй уровень с выхода (К+1)-ой схемы 3 равнозначности разрешит передачу на выход (К+1)-ого элемента И 6 импульсного

сигнала с (К+1)-го выхода блока 2 и запретит его передачу на выход элемента И-ИЛИ 5, Импульсный сигнал с вькода первого-элемента И 6 поступает на входы шифратора 7 и элемен ИЛИ 8, вызыва  по вление на выходе шифратора 7 двоичного кода, соотве ствующего его (К+1)-му входу, и на выходе элемента ИЛИ 8 также и.мпуль ного сигнала. Код с выхода шифрато ра 7 поступает на входы регистров М , а импульсный сигнал поступает на входы элементов И 13 и на вход распределител  9 через элемент 16 задержки, врем  задержки которого выбираетс  равным или более длитель ности импульсного сигнала, в резуль тате чего импульсный сигнал проходит на выход первого из элементов И 13 и далее поступает на вход синхрониза11 1и первого из регистров 11 В результате этого в регистр 1 1 записываетс  код с выхода шифратора 7 и в соответствии с этим кодом первый из коммутаторов 10 подключает на свой выход информацию, поступающую с (К+1)-го регистра 1. По истечении времени задержки элемента 16 импульсный сигнал поступает на вход распределител  9 и сдвигает выходную единицу на следующее направление . Под воздействием отрицательного перепада на первом направлении запускаютс  формирователи 18 и 19 первого блока 15 пам ти и производитс  запись в нулевую  чейку информации , поступающей с выходов первого коммутатора 10 и первого счетчика 14. По окончании записи в первый блок; 15 пам ти сигналом Конец записи с его выхода производитс  сброс первого счетчика 14, в блоке 15 пам ти состо ние счетчика адреса 23 увеличиваетс  на единицу. Если после следующего синхроимпульса (К+2)-а  схема 3 равнозначности также отметит неравенство, то 774 произойдет запись информации в нулевую  чейку второго блока 15 пам ти второго счетчика 14 (нулевой код) и с выхода (К+2)-го входного регистра 1, а состо ние счетчика 23 второго блока 15 пам ти увеличитс  на единицу. В случае, если (К+2)-а  и последующие схемы 3 равнозначности отмет т равенство кодов, устройство функционирует аналогично описанному ранее с той разницей, что счет числа тактов , в которых сохраг  лась неизньнной входна  информаци , будет производитс  вторым из счетчиков 14.После тог.о, как в каком-то такте будет отмечено неравенство кодов, запись информации с выходов регистра 1 и второго счетчика 14 будет произведена в нулевую  чейку второго блока .15 пам ти, и состо ние его счетчика 23 увеличитс  на единицу. В итоге информаци  будет записана в следующем пор дке: в нулевые, первые , вторые и т.д.  чейки 15 с первого по М-ый последовательно, что обеспечивает логичную организацию режима чтени  информации из запоминающего устройства. В предложенном устройстве количество N каналов обработки входной информации больше частного от делени  суммы времени fj, заноса информации в регистр 1, времени tTcp сравнени , времени С щвьфаботки решени  о регистрации и времени tTp, записи информации в блок 15 пам ти на величину минималь- . ного интервала времени между двум  соседними синхронизирующими сигналами на входе 25, т.е. , t + +Сср+ рем Зап Количество каналов регистрации выбираетс  большим

,/7t

/ т

A

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блоки памяти, первую группу регистров, первую группу элементов И, элемент ИЛИ, распределитель импульсов, элемент задержки и блок синхронизации, одни из выходов которого соединены с входами синхронизации регистров первой группы, а другие входы - с первыми входами элементов И первой группы, выходы которых подключены к входам элемента ИЛИ, выход которого соединен с входом элемента задержки, выход которого подключен к входу распределителя импульсов, выходы которого соединены с входами синхронизации блоков памяти, причем одноименные входы регистров первой группы соответственно объединены и являются информационными входами устройства, входом синхронизации которого является вход блока синхронизации, отличающееся тем, что, с целью увеличения информационной емкости устройства, в него введены элементы равнозначности, шифратор, вторая группа регистров, коммутаторы, вторая и третья группы элементов И, элемент И-ИЛИ, элементы НЕ, счетчики тактов, счетные входы которых соединены с выходами элементов И второй группы, первые входы которых подключены к выходу элемента И-ИЛИ, первые входы которого соединены с выходами элементов НЕ, входы которых и вторые входы элементов И первой группы подключены к выходам элементов равнозначности, причем выходы и установочные входы счетчиков тактов соединены соответственно с первыми входами и с выходам! блоков па- 3 мяти, вторые входы которых подключены к выходам коммутаторов, входы которых соединены с выходами регистров первой группы,а управляющие входы - с выходами регистров второй группы, входы которых подключены к выходам шифратора, входы которого соединены с выходами элементов И первой группы, входы синхронизации регистров второй группы подключены к выходам элементов И третьей группы, первые входы которых соединены с выходом элемента ИЛИ, вторые входы элементов И второй и третьей групп подключены к выходам распределителя импульсов, вторые входы элемента И-ИЛИ соединены с другими выходами блока синхронизации, выход каждого регистра первой группы подключен к первому входу одноименного элемента равнозначности и к второму входу последующего элемента равнозначности, первый вход первого элемента равнознач-ности соединен с выходом последнего регистра первой группы.

   ί