SU1001090A1 - Вычислительное устройство - Google Patents

Description

(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относитс  к вычислительной технике и предназначено дл  вычисле ни  модул  комплексного числа и вычислени  частного от произведени  двух аргументов на третий и может быть исполь зовано в автоматизированных системах цифровой-обработки сигналов. Известны вычислительные устройства дл  вычислени  модул  комплексного чис 1. 2.31 и 4. Однако они не предназначены дл  вь1числени  частного от произведени  двух аргументов на третий и имеют сложную конструкцию. Кооме того, устройства LI и 2 вычисл ют модуль комплексно числа,лишь с точностью до посто нного коэффициента. Известно вычислительное устройство дл  вычислени  частного от произведени  двух аргументов на третий, содержащее блок управлени , п ть сдвигающих регистров , три сумматора-вычитател  и блок анализа сходимости, содержащий узлы сравнени , триггеры и логические узлы 53 .. Однако это устройство имеет сложную конструкцию и не может использоватьс  дл  вычислени  модул  комплексного чис-ла ,.. Наиболее близким к предлагаемому  вл етс  вычислительное устройство, осуществл ющее умножение и деление, содержащее четыре сдвигающих регистра, два сумматора-вычитател , триггер знака и узел управлени , выходы первого и второго сдвигающих регистров соответственно соединены с первым и вторым, входами первого сумматора-вычитател , вькод которого соединен с информационными входами первого сдвигающего регист ра и триггера знака, выходы третьего и четвертого сдвигающих регистров соединены соответственно с первым и вторым входами второго сумматора-вьпитател , выход второго сумматора-вычитател  соединен с информационным входом тре- тьего сдвигающего регистра, выход триг гера знака соединен с управл ющим входом второго сумматора-вычитател , первый выход блока управлени  соединен с управл ющим входом сдвшгчэв второго сдвигающего регистра бЗ . Известное устройство можно использовать дл  вычислени  частного от произведени , двух аргументов на третий U-2X/Y только если третий аргумент Y больще или равен Половине первого аргумента Z . Кроме того, устройство не может выполн ть операцию Ьычислени модул  комплексного числа. Цель изобретени  - расщирение функциональных возможностей устройства за счет расширени  области допустимых зне чений аргументов при вычислении част, ного от произведени  двух аргументов на третий и возможности вычислени  значени  модул  комплексного числа. Поставленна  цель достигаетс  тем, что вычислительное устройство, содержащее сдвигаюише регистры, сумматорывьгчитатели , блок управлени , триггер 31така, причем выходы первого и второго сдвигающих регистров соединены с информационными входами первого суммато ра-вычитател , выход которого соединен с информационным входом первого сдвигающего регистра и информационным входом триггера знака, выходы третьего и четвертого сдеигаюших регистров соединены с информационными входами второго сумматора-вычитател , выход которого соединен с информационным входом третьего сдвигающего регистра, выход триггера знака соединен с управл ющим входом второго сумматора-вычитател , первый выход блока управлени  соединен с входом управлени  сдвигом второго сдвигающего решстра, содержит элемент ИЛИ-НЕ, коммутатор, а блок управлени  содержит генератор тактовых импульсов, счетчики, элементы И, ИЛИ, триггер, дещифратор, узел сравнени , формирователь импульсов и узел посто нной пам т выходы которого с первого по дес тый  вл ютс  соответствующими выходами блока управлени , при этом выход элеме та ИЛИ-НЕ соединен с управл ющим вхо дом первого сумматора-вычитател , а входы - с выходом триггера знака и шестым выходом блока управлени , выход третьего сдвигающего регистЕра соединен с информационным входом коммутатора , выход которого подключен к информационному входу четвертого сдвигающего регистра, выход второго сумматора-вычитател  соединен с информационным входом второго сдвигающего регистра , выход первого сумматора-вычитател  соединен с информационным входом четвертого сдвигающего регистра, первый выход блока управлени  соединен с входом управлени  сдвигом четвертого сдвигающего регистра, второй выход блока управлени  соединен с входом управлени  сдвигом первого сдвигающего регистра, третий выход блока управлени  соединен с входом управлени  занесением первого сдвигающего регистра, четвертый выход блока управлени  соединен с входами установки первого и второго сдвигающих регистров, п тый выход блока управлени  соединен с входами управлени  занесением второго и четвертого сдвигающих регистров, седьмой выход блока управлени  соединен с управл ющим входом триггера знака, восьмой вьссод блока управлени  соединен с входом управлени  сдвигом третьего сдвигающего регистра, дев тый выход блока управлени  соединен с входом управлени  занесением третьего сдвигающего регистра, дес тый выход блока управлени  соединен с управл ющим входом коммутатора, выход триггера знака соединен с входом блока управлени , в котором выход генератора тактовых импульсов соединен с управл ющим взводом узла посто йной пам ти и с первым входом первого элемента И, выход которого соединен со счетным входом первого счетчика, выход которого соединен с адресным входом узла посто нной пам ти и первым входом узла сравнени , второй вход которого соединен с выходом второго счетчика, счетный вход которого соединен с п тым выходом узла посто нной пам ти, первым -входом триггера и первым входом элемента ИЛИ, выход которого соединен с вторым входом первого элемента И, второй и третий входы элемента ИЛИ подключены соответственно к выходу узла сравнени  и выходу триггера, второй вход которого соединён с четвертым выходом узла посто нной пам ти, второй и восьмой выходы которого подключены к вычитающему и суммирующему входам соответственно третьего счетчика, выход которого соединен с входом дешифратора, выход которого подключен к первому входу второго элемента И, выход которого соединен с управл ющим входом генератора тактовых импульсов, выход третьего элемента И через формирователь импульсов подключен к устаноБочному входу, первого счетчика, первый вход третьего элемента И соединен с входом блока управлени , вторые входы второго и третьего элементов И соедине ны соответственно с одиннадцатым и двенадцатым выходами узла посто нной пам ти, первый выход которого подключен к установочному входу второго счет чика. На фиг, 1 приведена функциональна  схема вычислительного устройства; на фиг. 2 - блок управлени . Устройство содержит сдвигающие регистры 1 и 2, выходы которых соединены соответственно с входами сумматора вычитател  3, сдвигающие регистры 4 и 5, .выходы которых соединены соответ ственно с входами сумматора-вычитател  6, выход сдвигающего регистра 4 соединен также с информационным входом коммутатора 7, выход которого сое динен с установочными входами сдвигаю щего регистра 5. Выход сумматора-вычитател  3 соединен с информационными входами сдвигающих регистров 1 и 5, а выход знакового разр5ща - и с информационным входом триггера 8 знака, выход которого соединен с одним из входо элемента ИЛИ-HF 9. Выход сумматоравычитател  6 соединен с информационными входами сдвигающих регистров 2 и 4. Устройство содержит блок 10 управл ни , первый выход которого соединен с входами управлени  сдвигом сдвигающих регистров 2 и 5, второй выход блока Ю управлени  соединен с входом управле- ни  сдвигом сдвигающего регистра 1. Третий выход блока 10 управлени  соединен с входом управлени  занесением сдвигающего регистра 1, четвертый выход блока 10 управлени  соединен с входами установки сдвигающих регистров I и 2, п тый выход блока 1О управлени соединен с входами управлени  занесением сцвигаюгоих регистров 2 и 5, шестой выход блока 10 управлени  соединен с другим входом элемента ИЛИ-НЕ 9, выход триггера 8 знака соединен с унрав|л юшим входом сумматора-вычитател  6 И входом блока 10 управлени , выход элемента ИЛИ-НЕ 9 соединен с управл  щ14М ВХОД9М сумматора-вычитател . 3. Седьмой выход блока 10 управлени  сое динен с управл ющим входом занесени  информации триггера 8 знака, восьмой выход блока 10 управлени  соединен с входом управлени  сдвигом сдвигающего регистра 4, дев тый и дес тый выходыблока 10 управлени  соед1ше}1ы соответстве шо с входом управлени  занесением сдвигающего регистра 4 и с управл ющим входом коммутатора 7. Блок 10 управлени  содержит счетчик 11, Дешифратор 12, генератор 13 тактовых импульсов, элемент И 14, счетчик 15, узел 16 посто нной пам ти , счетчик 17, узел 18 сравнени , элемент ИЛИ 19, триггер 20, элементы И 21 и 22, формирователь 23 импульсов , причем выход генератора 13 , соединен с входом элемента И 14, другой вход которого соединен со счетным входом счетчика 15. Выход счетчика 15 соединен с адресным входом узла 16 посто нной пам ти, выходы которого с первого по дес тый  вл5аотс  ВЫХОДАМИ соответственно с первого п6 дес тый блока 10 управлени , а управл ющий вход соединен с выходом генератора 13, выход счетчика 17 соединен с входом узла 18 сравнени , выход узла 18 сравнени  соединен с входом элемента ИЛИ 19, выход элемента ИЛИ 19 соеди- нен с вторым входом элемента И 14, установочньщ вход счетчика 17 соединен с другим входом элемента ИЛИ 19, нулевым входом триггера 20 и с п тым вьхходом узла 16, выход триггера 2О соединен с третьим входом элемента ИЛИ 19, единичный вход триггера 20 соединен с третьим выходом узла 16, другой вход узла 18 сравнени  соединен с выходом счетчика 15, а счетный вход счетчика 17 - с п тым выходом узла 16, одиннадцатый выход узла 16 соединен с входом элемента И 21, другой вход которого соединен с выходом дешифратора 1, а выход элемента И 21 соединен с управл ющим входом генератора 13, первый вход элемента И 22 соединен с двенадцатым выходом узла 16, второй вход элемента И 22  вл етс  входом блока 10 управлени , выход элемента И 22 соединен с входом, формировател  23 импульсов, выход которого соединен с установочным входом счетчика 15. Восьмой и второй выходы узла 16 соединены с суммирующим и вычитающим входами счетчика 11, выход которого подключен к входу дешифратора 12. Устройство работает следующим образом . Дл  вычислени  частного от произведени  двух аргументов на третий (J ZX/Y . перед началом вычислений в сдвигающие регистры 1, 2 и 4 занос т соответственно первый, третий и второй опг ранды

Claims (6)

1.Авторское свидетельство СХЮР № 404082, кл. G06 7/544, 1971.

2.Авторское свидетельство СССР № 634271, кл. G06 F 7/38, 1976.

. , 3. Авторское свидетельство СССР № 392494, кл. ( G06 7/38, 1971.

4.Авторское свидетельство СССР . № 6232О2, кл. GO6 F 7/38, 1976.

5.Авторское свидетельство СССР № 633016, кл. G06F 7/38, 1975.

6.Оранский А. М. Аппаратные методы в ЦВТ. Минск, изд-во БГУ, 1977, с. 179-18О, рис. 6,10 (прототапУ..

&г.