SU1072040A1 - Устройство дл делени двоичного числа на коэффициент - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНОГО ЧИСЛА НА КОЭФФИЦИЕНТ,, содержащее первь1й и второй сдвиган цке регисТ1 а , входы сдвига которых соединены .с тактовым входс л устройства, отличающеес  teM, что, с целыо noBuiiieHlia быстродействи , в него введены первый и второй коммутаторы , первый и второй т-входовые элементы ИЛИ (где m -разр дность коэффициента ), перва  и втора  группы элементов И, вычисли.тельный блок,содержащий первый, второй, третий, четвертый и п тый элементы запрета, первый и второй триггеры, элемент И, перВ1ЫЙ и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй, третий и чет- . вертьй элементы ИЛИ, выходы : элементов И первой и второй: групп; . соответственно соединены с входами первого; и второго элементс в ход первого элемента ИЛИ соединен с первыми информационными входами первого и второго к  и мутатород, выход второго элемента ИЛИ ссюдинён с вторьоий инфо{ 4аци9ннь№4и входами первого и второго коммутаторов, выход первого коммутатора соединен с первым входом первого элемента ИЛИ вычислительного блока и пр мым входом первого элемента запрета вычислительного блока, второй вход первого элемента ИЛИ, инверсный вход второго элемента запрета и первый вход элемента И которого соединены с выходом второго коммутатора управл ющий вход которого соединен с управл ющим входом первого коммутатора и входом уттравлени  выбором типа коэффициента устройства, первый инфо рмационный вход которого соединен с первым входом второ го элемента ИЛИ, инверсным в ходом пе рв ого Элемента за пре та и вторьди входом элемента И вычислительного блока, в то рой информационный вход устройства соединен с вторым входом второго элемента ИЛИ и пр мым входом второго элемента запрета вычислитель- § ного блока, тактовый вход первого (Л триггера которого соединен с тактоBfciM входом второго триггера и тактовым входом устройст: а, вьtxoд второго элемента запрета вычиcлитeльнJЭГo блока .соединен с первым входсм третьего элемента ИЛИ, второй вход которого соединен с выходе первого элемента запрета, а третий вход г с выходом элемента И и первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом третьего эле мента Эапрета., инверсный вход которого соединен с выходом третьего эле мента ИЛИ и с первым входом первого элемента ИСКЛЮЧАОДЕЕ ИЛИ, второй вход которого соединен с пр мым входом третьегоэлемента запрета и с выходом первого триггера, информационный вход которого соединен с выходом вто рого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединён с выходом первого элемента ИЛИ, а второй вход с выходом второго элемента ИЛИ, информационный вход второго триггера соединен с выходом первого элемента ЙСКЛЮЧАКМЦЕЕ ИЛИ, выход второго триггера соединен с инверсным входом четвертого элемента запрета и с пр мым входом п того элемента запрета, ин

Description

версный вход которого соединен с выходом четвертого элемента ИЛИ и с пр мым входом четвертого элемента запрета, выход которого соединен с первым выходом устройства и вторьом информационным входом первого сдвигающего регистра, выход п того элемента запрета соединен с вторым выходом устройства и вторым входом второго сдвигающего регистра, выходы

первого и второго сдвигающих регистров соединены соответственно с первыми входами элементов И соответственно первой и второй групп, вторые входы элементов И первой группы соединены соответственно с вторыми входами элементов И второй группы и соответственно с входами управлени  заданием величины коэффициента устрой. ства.

Изобретение относитс  к вычислительной технике и может быть применено в системах автоматического.управлени , измерени  и контрол .

Известно устройство дл  делени  двоичного Числа на коэффициент, :в состав кбторого входит (п-1) вычитателей , где п разр дность оиеранда . Каждый вычислитель состоит из полусумматора, элементов ИСКЛЮЧЖЯЦЕЕ

ИЛИ, И, или |1 . , ; . :. ; 1: .

Недостатком устройства  вл етс  ограниченна  область- применени  ; вследствие малого набора коэффициентов ., .-. . -;. . J , ; , .. ;,.7 .; , ;

Известно также делительное усзтРОЙСТВО , с помощью которого MQ3KHO

производить деление на .коэ:ффициент В его состав вход т регистрьт,ау1у1 маторы, схема управлени  ,

Однако устройство обладает низким быстродейс;твием ,в тех случа х,/ ийформади  поступает на вхой устройства последовательным кодом, начина  со старших разр дов. Это не.позвол ет эффективно использовать его в системах управлени  процессами в реальном масштабе времени/ когда информаци  поступает на вксады устройства , например, с преобра: ователей аналоГ-код или цифровых измерительных приборов поразр дного уравновешивани . В этом случае в устройствах необходимо врем  дл  накоплени  всех цифр операндов, и общее врем  вычис-f лени  результата составит tg где врем  .накоплеИи  операндов t0 - врем  вычислений в устройстве. На прот жении времени t|, нельз  формировать управл ющее воздействие дл  Исполнительного органа системы .управлени , так как информаци  6 его величине отсутствует.

Наиболее близким к изобретению  вл етс  устройство, содержащее блок суммировани , регистры делимого, делИтел , частного, триггер, дешифратор , элемент ИЛИ. Регистры делимого и частного  вл ютс  сдвигающими. Суммирующий блок предназначен дл  суммировани  четырех кодов и содержит (п+б) разр дов. Причем регистр частного соединен с первым и вторлу выходами дешифратора и первым и вторьм

выходами устройства, выход элемента ИЛИ соединен с первым входом управлени  регистра делител , выходы которого соединены ;С первой группой . информационных :в: содов сумЕматора,

0 первый и второй. вход1л дешифратора соединены соответственно с- ар кклм и инверсным выходом старшего разр да сумматора, выходы регистра делимого соединены с второй группой входов

5 сумматора, а первый и второй информадионньзе выходы .регистра делимого соединены с первой и второй инфо1 1адионныии изинами, пр мой .и инверсный BHXQJra стасадегр разр да сумматора соединены с вторым и третьим входами управлени  р гистра делител  и с первым и вторым входами триггера, вьрсоды которого соединеныг с третьим и четвертым входами дешифратора. Треть  и четверта  информационные шины соединены соответственно с первой и второй группой информационных вхбдов регистров делител  и частного , выхоЗцы которого соединены с третьей группой входов сумматора, пер0 ва  шина управлени  соединена с входом управлений сумматора и четвертым входом управлени  регистра делител , втора  шина управлени  соединена с первым входом элемента ИЛИ,

5 счетным входом триггера, вводом управлени  регистра делимогб и третьим входом управлени  регистра частного, треть  шина управлени  соединена с вторим входом элемента ИЛИ, п тым

0 входом управлени  регистра делител , четвертым входом управлени  регистра частного. Это устройство позвол ет вычисл ть частное от делени  двух чисел при поразр дном поступлении операндов. При этом операнды и резуль тат представлены избыточным двоичным кодом с цифрами {l. О, 1 з} .

Недостатком известного устройства  вл етс  низкое быстродействие вследствие большого времени вычислений в каждом цикле. Врем  выполнени  цикл в известном-устройстве состоит из в мени сдвига , -времени суммиров ни  четырех кодов tg и времени сум мировани  двух кодов t0 в суммирую щем блоке, Таким образом, врем  вы полнени  цикла вычислений в извест ном устройстве составит Ч - САВ Целью изобретени   вл етс  повышение быстродействи . Поставленна  цель достигаетс  . тем, что в устройство, содержащее первый и второй сдвигающие регистры входы сдвига которых соединены с тактовым входом устройства, введены первый; и второй коммутаторы, первый и второй т-входовые элементы ИЛИ (где га - разр дность коэффициен та), перва  и втора  группы элементов .И/ вычислительный блок, содержа щий первый, второй, третий, четвертый и п тый элементы запрета, перйы и второй триггеры, элемент И, первый и вторОй .элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй, третий и чёт .вертый элементы ИЛИ, причем выходы элементов И первой и второй групп соответственно соединены с входами первого и в торого э лементов ИЛИ, вы код первого элемента.ИЛИ соединен с переьми информационными входами пер вого и второго коммутаторов, выход второго элемента ИЛИ соединен с вторыми инфорл ационными входами первого и второго коммутаторов, выход первого коммутатора соединен с первым входом первого элемента ИЛИ вычислитель.ного блока и пр мым входом первого элемента запр1ета вычислительного блока, второй вход перво го элемента ИЛИ, инверсный вход второго элемента запрета и первый вход элемента Икоторого соединены с Выходом в торо гО к оммута то ра, уп ав 1 ющий вход которого соединен .с управл ющим входом первого коммутатора и входом управлени  выбором типа коэффициента устройства, первый информационный вход которого . соединен с первым входом второго эл мента ИЛИ, инверсным входом первого элемента запрета и вторым входом элемента И вычислительного блока, второй информационный вход устройства соединен с вторым входом второго элемента ИЛИ и пр мьлм входом второго элемента запрета вычислительного блОка, тактовый вход первогО триггера которого соединен с тактовым входом второго триггера и тактовым входом устройства, выход второго элемента запрета вычислительного блока соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента запрета, а третий вход - с выходом элемента И и первым входом четвертого ;элемента ИЛИ, второй вход которого соединен с выходом третьего элемента запрета, инверсный вход которого соединен с выходом третьего элемента ИЛИ и с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которо- го соединен с пр мым входо.М: третьего элемента запрета и с выходом первого триггера, информа.ционный вход которого соединен с выходом второго элемента ИСКШ)ЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом первого элемента ИЛИ, а второй вход с выходом второго элемента ИЛИ, информационный вход второго триггера соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго триггера соединен с инверсным входом четвертого элемента запрета и с пр Mt3M входом п того элемента запрета, инверсный вход которого соединен с выходом четвертого элемента ИЛИ ис пр мым входом четвертого элемента запрета, выход которого соединен с первым выходом устройства и вторым информационным входом первого сдвигающего регистра, выход п того элемента запрета соединен с вторым выходом устройства и вторым входом второго сдвигающего регистра, выходы первого и второго сдвигающих регистров соединены соответственно с первыми входами элементов И соответственно первой и второй групп, вторые входЕЛ элементов И первой группы соединены соответственно с вторыми входами элементов и второй группы и соответственно с входами управлени  заданием величины коэффициента устройства. На фит. 1 изображ1ана структурна  схема устройства дл  делени  двоичного числа на коэффициент; на фиг.2структурна  схема вычислительного блока. . .. Входы 1 и 2, устройства подключены к входам 3 и 4 вычислительного блока 5, выход 6 которого св зан с выходом 7 устройства и информационным входом сдвигающего регистра 8, а выход 9 - с выходом .10 устройства и информационным входом сдвигающего , регистра 11. Выходы сдвигающего регистра 8 ггодключены к первым входам элементов И 12.1-12.т, выходы которых св заны с входами элемента ИЛИ 13. Выходы сдвигающего регистра 11 соединены с первыми входами элементов И 14.1-14.т, выходы которых св заны с входами элемента ИЛИ 15. Вторые входы каждых j-x (,m) элементов И 12.j и 14., соединены с входом 16.j устройства. Выходы элементов ИЛИ 13 и 15 св за:ны с информационными входами коммутаторов 17 и 18. Управл ющие входы коммутаторов 17 и 18 подключены к входу 19 управлени  выбором типа коэффициента устройства. Тактовый вход 20 устройства св зан с управл ющим вхо дом 21 вычислительного блока 5, а также с входами сдвига сдвигающих регистров 8 и 11. Выходы коммутаторов 17 и 18 подключены соответственно к входам 22 и 23 вычислительного блока 5. Вычислительный блок 5 может.быть построен следующим образом (фиг.2). Вход 3 соединен с входом элемента ИЛИ 24, с инверсным входом эле-г мента 25 .запрета и с входом элемента И 26. Вход 4 св зан со входом элемента ИЛИ 24 и с пр мым входом элемента 27 запрета. Вход 22 соединен с входом элемента VI 26 vi элемента ИЛИ 28, а также с инверсным входом элемента 27 запрета, вход 23 подключен к входу элемента ИЛИ 28 и к пр мому входу элемента 25 запрета. Выходы элементов ИЛИ 24 и 28 соединены с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 29, выход которого подключен к входу триггера 30. Выходы элементов 25 и 27 запрета и элемента И 26 св заны с входами элемента ИЛИ 31 , выход которого подктаочен к входу элемента ИСКЛЮЧАЮ ЩЕЕ ИЛИ 22 к к инверсному входу элемен та 32 запрета.Пр мой вход элемента 33 и второй вход элемента ИСКЛЮЧАЮЩЕ ИЛИ 32 подключены к выходу триггера 30. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 св зан с входом триггера 34, Выходы эле ментов И 26 и запрета 33 соединены с входами элемента ИЛИ 35, выход ко торого св зан с первым входом элемента 36 запрета и с инверсным входом элемента 37 запрета. Выход триг гера 34 подключен к вторым входам элементов 36 и 37 запрета, выходы которых соединены соответственно с выходами 6 и 9. К управл ющим входа триггеров 30 и 34 подключен вход 21 Триггеры 30 и 34 могут быть построе ны на основе D-триггеров с внутрен ней задержкой. Устройство предназначено дл  деле ни  двоичного числа на коэффициенты типа К,| 4+2 или 4-2% где ,1 1,т . В исходном состо нии сдв гающие регистры 8 и 11 и триггеры 30 и 34 обнулены. Перед началом вычислений на вход 19 поступает сигнал , который выбирает тип коэффицие та. Если этот .сигнал равен единице, то производитс  деление на. коэффициент типа kg/ если же он равен нулю , то производитс  деление на коэффициент типа k«. Кроме того, на один из входов 1ь.1-16.т поступает единичный сигнал (например, на вход 16.j), который окончательно выбирае значение. коэффициента fcij или kjj 4-Z. Сигналы на входах 19 и 16 присутствуют в течение всего времени вычислений. Вычислени  в устройст .ве производ тс  в (n-tp) тактах, где п-разр дность операнда, а р добавочное число тактов, определ ющее точность вычислений. На вход устройства последовательно со старших разр дов поступает операнд, представленный в избыточной двоичнойсистеме счислени  с цифрами fl. О, 1}. Ограничени  на знак числа не накладываютс . Операнд представл етс  в естественной форме, т.е. зап та  фиксируетс  досле разр да с весом 2. К началу каждого i-го такта на входы 1 и 2 поступает 1-й разр д операнда х , При этом, е.сли единица присутствует на входе 1, то х 1 , если единица присутствует на входе 2, то х 1, если на обоих входах - нули, то х| 0. На входы 22 и 23 вычислительного блока 5 поступсцот цифры второго операнда . Это задержанные на J тактов сигнала с выходов 6 и 9, т.е. с игн алы с выходов элеме н тов ИЛИ 13 и 15. При этом, если на вход 19 поступает единичный сигнал, то на вход 22 поступает сигнал с выхода элемента ИЛИ 13, а на вход 23 - сигнал с в ыхрда элемента ИЛИ 15. И наоборот, если на входе 19 присутствует нуль, то на вход 22 поступает сигнал с выгхода элемента- ИЛИ 15, а на вход 23 с выхода элемента ИЛИ ДЗ. Значение у- 1 кодируетс  наличием единицы на входе 22, а у в Т - наличием единицы на входе 23, в противном случае у| 0. Вычислительный блок 5 22(Х + У). реализует функцию Z При поразр дном поступлении операндов он работает следукадим образом. Если сумма очередных разр5адов операндов ( у-) равна 1 или 1, единич ный сигнал по вл етс  на выходе элемента ИСКЛЮЧА1ВДЕБ ЮШ 29. Если ( yj ) равна 1,2 или 2, то единица - на выходе элемента ИЛИ 31. Если (х у, ) 2, то единица - на выходе элемента И 26. JB зависимости от значений сигналой на выходах элемейтов И 26 и ИЛИ 31, а акже состо ний триггеров 30 и 34 на выходы б и 9 передаетс  значение очередного разр да результата 2} . При этом кодируетс  наличием единицы на выходе 6, Zi Т наличием едийиды на выходе 9 и Z О - отсутствигем сигналов на обоих выходах. Затем на тактЫый вход 20 устройства поступает управл ющий сигнал. После его окончани  производитс  прием кода в триггеры 30 и 34 и сдвиг в сдвигающих регистрах 8 и 11. На этом заканчиваетс  один такт вычислений . В результате выполнени  (п+р тактов на выходах устройство последовательно , разр д за разр дом.

значение Z +2-

X

4 - 2-1

Пример. Пусть необходимо разделить на k .4-2 3.5 число X (-11,625) {1101,iiil. Вычислени  следует произвести до седьмого двоичного знака после зап той. Перед началом вычислений на входы 19 и 16.1 поступают единичные сигналы . Состо ни  элеменгов устройства показаны в таблице в каждом такте вычислений. В результате вшюлнени  11-ти тактов вычислений на выходах устройства сформировалось значение .(0101, OIOIOOI) (-3,3203)ft, .

Врем  выполнени  такта в данном устройстве состоит из времен образовани  очередной цифры результата tp и вроиени t| , необходимого дл  ; сдвига сдвигакщих регистров и поступлени  новой цифры операнда у- на входы 22 и 23 вычислительного блока . Из описани  работы вычислительного блока следует, что tp 5Ь, где tg - врем  срабатывани  логического элемента. В. свою очередь tj Чке 9 (здесь врем  срабатывани 

коммутаторов, в качестве которых используютс  мультиплексоры, прин то равным 2t9 ). Таким образом, врем  выполнени  такта в предлагаемом устройстве составит t Тогда врем  вычислений в предлагаемом устройстве в t ic +tef -tcAt

-I t 9t,f-.-tcVe

.: раз меньше,чём 9t, + tcftB

в известном устройстве, при последовательной организации распространени  переноса в суммирующем блоке. Здесь прин то tc-i (n+6)t+, где задержка в одноразр дном комбинационном сумматоре. В свою очередь t прин то равным 2ь . Например, дл  и 32, q л 15.

При использовании сверхпараллельных сумматоров t (2logf 1 + 3)t4, где 1 - длина сумматора. Тогда ti, 2( (п+б) Ч-. з)% + t{.,e , что при п 32 составит. t(j GOt +tjig. Ив этом случае быстродействие устройства примерно в 6,5 раз выше быстродействи  известного устройства.

Таким образом, введение новых элементов и конструктивных св зей позвол ет увели ить быстродействие устройства . .

Claims (2)

1. <claim-text><table border="1"> <tbody><tr><td colspan="4"> .к ого э леме н та. В свою \_дв+ Ч9 (здесь время</td><td colspan="4"> очередь б, = срабатывания</td><td colspan="3"> ляет увеличить ройства.</td><td colspan="3"> быстродействие</td><td> уст-</td></tr> <tr><td rowspan="2"> Такт</td><td rowspan="2"> ^х;</td><td> </td><td> </td><td> Вход</td><td> </td><td colspan="3"> Элемент</td><td colspan="2"> Триггер</td><td colspan="2"> Элемент</td><td> </td><td rowspan="2"> </td></tr> <tr><td> 3</td><td> Ι_⁴.</td><td> | 22</td><td> 23</td><td> 29 1</td><td> 31</td><td> I³²</td><td> 30</td><td> I³⁴</td><td> 35</td><td> I³⁶</td><td> 1.”„</td></tr> <tr><td colspan="4"> Исходное состояние</td><td> </td><td> </td><td> </td><td> </td><td> </td><td> 0</td><td> 0</td><td> </td><td> </td><td> </td><td> </td></tr> <tr><td> 1</td><td> 1</td><td> 0</td><td> 1</td><td> ⁰</td><td> 0</td><td> 1</td><td> 1</td><td> 1</td><td> 1</td><td> 1</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td></tr> <tr><td> 2</td><td> 1</td><td> 0</td><td> ',·· 1</td><td> 0</td><td> 0</td><td> 1</td><td> 1</td><td> 0</td><td> 1</td><td> 0</td><td> 0</td><td> 0</td><td> 1</td><td> Ϊ</td></tr> <tr><td> 3</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 1</td><td> 1</td><td> 1</td><td> 0</td><td> 1</td><td> 0</td><td> 0</td><td> 0’</td><td> 0</td><td> ⁰</td></tr> <tr><td> 4</td><td> 1</td><td> 1</td><td> 0</td><td> , 0</td><td> 0</td><td> 1</td><td> 0</td><td> 1</td><td> 1</td><td> 1</td><td> 1</td><td> 1</td><td> 0</td><td> 1</td></tr> <tr><td> 5</td><td> ΐ</td><td> 0</td><td> 1</td><td> 1</td><td> 0</td><td> 0</td><td> 0</td><td> 1</td><td> 0</td><td> 1</td><td> 1</td><td> 0</td><td> 0</td><td> 0</td></tr> <tr><td> 6</td><td> ΐ</td><td> 0</td><td> 1</td><td> 0</td><td> 0</td><td> 1</td><td> к</td><td> 1</td><td> 1</td><td> 1</td><td> 0</td><td> 0</td><td> 1</td><td> 1</td></tr> <tr><td> 7</td><td> 1</td><td> 1</td><td> 0</td><td> 0</td><td> '1-</td><td> 0</td><td> 0</td><td> 1</td><td> 0</td><td> 1</td><td> 1</td><td> . 0</td><td> 0</td><td> 0</td></tr> <tr><td> 8</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 1</td><td> Ϊ</td></tr> <tr><td> 9</td><td> 0 </td><td> 0</td><td> 0</td><td> 0</td><td> 1</td><td> 1</td><td> 1</td><td> 1</td><td> • 1</td><td> 1</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td></tr> <tr><td> 10</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 1.</td><td> 0</td><td> 1</td><td> 1</td><td> 0</td><td> 0</td><td> 0</td></tr> <tr><td> 11</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 0</td><td> 1</td><td> 1</td></tr> </tbody></table> <claim-text>1072040</claim-text><img file="SU1072040A1_C0001.tif"/> <claim-text>1072040</claim-text><img file="SU1072040A1_C0002.tif"/> <claim-text>Фиг.
2. 2</claim-text>