Claims (1)
Изобретение относится к устройствам управления и может быть использовано в системах автоматизации технологическим оборудованием. Устройство содержит входной и выходной блоки, блок оперативной памяти, генератор импульсов, связанный с блоком синхронизации, адресные и командные шины, связанные с программным блоком, и блок коммутации с входящими в него трехвходовым дешифратором, элементами 2-2И-2ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, элементом И и первой управляемой ячейкой памяти, где дешифратор связан выходами с первыми входами элемента 2-2И-2ИЛИ, вторые входы которого подключены к выходам блоков входного и оперативной памяти, а выход элемента 2-2И-2ИЛИ связан с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен через элемент И с управляющим входом первой ячейки памяти. Новым в изобретении является то, что в блок коммутации введены вторая управляемая ячейка памяти, второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые элементы И или ИЛИ и элемент НЕ, причем первый вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом первой ячейки памяти, второй вход связан с программным блоком, а выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом элемента ИЛИ, второй и третий входы последнего элемента подключены к выходам дешифратора, а выход - к входу элемента И, второй и третий входы которого соединены с блоком синхронизации и с программным блоком, а выход - с управляемым входом второй ячейки памяти, информационный вход которой через элемент НЕ связан с входом первой ячейки памяти и с выходом программного блока, выход второй ячейки памяти подключен к входам блока оперативной памяти и выходного блока. Изобретение позволит повысить быстродействие устройства.The invention relates to control devices and can be used in automation systems of technological equipment. The device contains input and output blocks, a block of RAM, a pulse generator associated with a synchronization unit, address and command buses associated with a program block, and a switching unit with a three-input decoder, 2-2I-2OR, EXCLUSIVE OR, element And the first controlled memory cell, where the decoder is connected to the outputs of the first inputs of the 2-2I-2ILI element, the second inputs of which are connected to the outputs of the input and main memory blocks, and the output of the 2-2I-2IL element of the IP input YUCHAYUSCHEE OR, whose output is connected via AND gate to the control input of the first memory cell. New in the invention is that the second controlled memory cell, the second element EXCLUSIVE OR, the second AND or OR elements and the NOT element are entered into the switching unit, the first input of the second element EXCLUSIVE OR connected to the output of the first memory cell, the second input is connected to the program block , and the output of the second element EXCLUSIVE OR is connected to the first input of the OR element, the second and third inputs of the last element are connected to the outputs of the decoder, and the output is connected to the input of the AND element, the second and third inputs of which are connected to the synchronous unit with the program block, and the output with the controlled input of the second memory cell, whose information input through the element is NOT connected with the input of the first memory cell and with the output of the program block, the output of the second memory cell is connected to the inputs of the RAM block and the output block. The invention will improve the speed of the device.