RU2062512C1

RU2062512C1 - Memory unit which detects errors and corrects single error

Info

Publication number: RU2062512C1
Application number: RU93028490A
Authority: RU
Inventors: М.А. Гладштейн; М.М. Беляева; Е.И. Беляев
Original assignee: Рыбинский Авиационный Технологический Институт
Priority date: 1993-06-01
Filing date: 1993-06-01
Publication date: 1996-06-20

Abstract

FIELD: computer engineering. SUBSTANCE: device has accumulator with additional bit, modulo-tow adders and register. In addition device has first and second bus generators, first and second inverting bus generators, first and second NOT gates, generator of control signals and comparison unit. EFFECT: increased reliability. 4 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано при разработке интегральных микросхем памяти, вычислительных машин и устройств. The invention relates to computer technology and can be used in the development of integrated memory chips, computers and devices.

Известно запоминающее устройство [1] содержащее программируемый накопитель, информационные выходы и вход обращения которого является соответственно информационными выходами и первым управляющим входом устройства, программируемую ячейку памяти, сумматоры по модулю два, выходы которых соединены с адресными входами накопителя, первые входы с выходами программируемой ячейки памяти, а вторые входы с информационными входами программируемой ячейки памяти и являются адресными входами устройства, вход обращения программируемой ячейки памяти является вторым управляющим входом устройства. A memory device [1] is known that contains a programmable drive, the information outputs and the access input of which are respectively information outputs and the first control input of the device, a programmable memory cell, modulo two adders, the outputs of which are connected to the address inputs of the drive, the first inputs with the outputs of the programmable memory and the second inputs with the information inputs of the programmable memory cell are the address inputs of the device, the access input of the programmable memory cell and a second control input device.

Из известных оперативных запоминающих устройств наиболее близким к заявляемому является устройство [2] содержащее накопитель с дополнительным разрядом, вход обращения которого является одноименным входом устройства, сумматоры по модулю два, выходы которых соединены с адресными входами накопителя, первый регистр, выходы которого соединены с первыми входами сумматоров по модулю два, информационные входы первого регистра соединены с вторыми входами сумматоров по модулю два и являются адресными входами устройства, вход синхронизации первого регистра является первым входом задания режима устройства, демультиплексоры, второй регистр, элемент ИЛИ и мультиплексоры по числу разрядов накопителя, выходы мультиплексоров являются информационными выходами устройства, первые информационные входы мультиплексоров соединены с выходами накопителя, вторые информационные входы мультиплексоров объединены и подключены к выходу дополнительного разряда накопителя, первые выходы демультиплексоров соединены с информационными входами накопителя, выход элемента ИЛИ соединен с входом дополнительного информационного разряда накопителя, входы элемента ИЛИ соединены с вторыми выходами демультиплексоров, выходы второго регистра соединены с управляющими входами мультиплексоров и демультиплексоров, информационные входы второго регистра соединены с информационными входами демультиплексоров и являются информационными входами устройства, вход синхронизации второго регистра является вторым входом задания режима устройства. Of the known random access memory devices, the closest to the claimed one is a device [2] containing a drive with an additional discharge, the access input of which is the device input of the same name, two adders, the outputs of which are connected to the drive address inputs, the first register, the outputs of which are connected to the first inputs adders modulo two, the information inputs of the first register are connected to the second inputs of adders modulo two and are address inputs of the device, synchronization input of the register is the first input of the device mode setting, demultiplexers, the second register, the OR element and multiplexers according to the number of bits of the drive, the outputs of the multiplexers are the information outputs of the device, the first information inputs of the multiplexers are connected to the outputs of the drive, the second information inputs of the multiplexers are combined and connected to the output of the additional discharge the drive, the first outputs of the demultiplexers are connected to the information inputs of the drive, the output of the OR element is connected to the input additional information discharge of the drive, the inputs of the OR element are connected to the second outputs of the demultiplexers, the outputs of the second register are connected to the control inputs of the multiplexers and demultiplexers, the information inputs of the second register are connected to the information inputs of the demultiplexers and are information inputs of the device, the synchronization input of the second register is the second input of the device mode setting .

Известное устройство имеет недостаточную надежность, т.к. определение отказа в нем происходит циклически через определенные промежутки времени, а в отрезок времени между выполнением программы обслуживания существует вероятность возникновения отказа. The known device has insufficient reliability, because failure detection in it occurs cyclically at certain intervals, and in the interval between the execution of the maintenance program there is a probability of failure.

Для повышения надежности в запоминающее устройство, содержащее накопитель, сумматоры по модулю два, выходы которых соединены с адресными входами накопителя, регистр, выходы которого соединены с первыми входами сумматоров по модулю два, вторые входы которых соединены с информационными входами регистра и являются адресными входами устройства, введены первый и второй шинные формирователи, первый и второй инвертирующие шинные формирователи, первый и второй элементы НЕ, формирователь управляющих сигналов и блок сравнения, входы первой группы которого, кроме последнего, информационные входы второго шинного формирователя и второго инвертирующего шинного формирователя соответственно объединены и подключены к выходам накопителя, информационные входы которого и входы второй группы блока сравнения соответственно объединены и подключены к соответственно объединенным выходам первого шинного формирователя и первого инвертирующего шинного формирователя, информационные входы которых, кроме последнего, соответственно объединены и являются информационными входами устройства, последние информационные входы первого шинного формирователя и первого инвертирующего шинного формирователя объединены и подключены к шине нулевого потенциала устройства, управляющие входы первого инвертирующего шинного формирователя и, через первый элемент НЕ, первого шинного формирователя объединены и подключены к первому выходу формирователя управляющих сигналов, первый вход которого, последний вход первой группы блока сравнения, управляющий вход второго инвертирующего шинного формирователя и, через второй элемент НЕ, управляющий вход второго шинного формирователя объединены и подключены к выходу дополнительного разряда накопителя, управляющий вход накопителя соединен с вторым выходом формирователя управляющих сигналов, второй вход которого соединен с выходом блока сравнения, выходы второго шинного формирователя и второго инвертирующего шинного формирователя соответственно объединены и являются информационными выходами устройства, входом задания режима которого является управляющий вход регистра, третий и четвертый входы и третий и четвертый выходы формирователя управляющих сигналов являются соответственно входами записи и чтения и выходами сигнала готовности и ошибки устройства. To increase the reliability of the storage device containing the drive, the adders are modulo two, the outputs of which are connected to the address inputs of the drive, a register whose outputs are connected to the first inputs of the adders modulo two, the second inputs of which are connected to the information inputs of the register and are address inputs of the device, introduced the first and second bus drivers, the first and second inverting bus drivers, the first and second elements NOT, the driver of the control signals and the comparison unit, the inputs of the first load for which, in addition to the latter, the information inputs of the second bus driver and the second inverting bus driver are respectively connected and connected to the outputs of the drive, the information inputs of which and the inputs of the second group of the comparison unit are respectively connected and connected to the respectively combined outputs of the first bus driver and the first inverting bus driver, the information inputs of which, except the last, are respectively combined and are information inputs of devices a, the last information inputs of the first bus driver and the first inverting bus driver are combined and connected to the device's zero potential bus, the control inputs of the first inverting bus driver and, through the first element NOT, the first bus driver are combined and connected to the first output of the driver signal, the first input which, the last input of the first group of the comparison unit, the control input of the second inverting bus driver and, through the second element NOT, controls the input of the second bus driver is combined and connected to the output of the additional discharge of the drive, the drive control input is connected to the second output of the driver of the control signals, the second input of which is connected to the output of the comparison unit, the outputs of the second bus driver and the second inverting bus driver are combined and are information outputs of the device , the input of the mode setting of which is the control input of the register, the third and fourth inputs and the third and fourth outputs shaper control signals are respectively the inputs of recording and reading and outputs of the signal of readiness and error of the device.

Изобретение пояснено чертежами, где изображены: на фиг.1 функциональная схема устройства, на фиг.2 схема микропрограммы операции записи в запоминающее устройство, на фиг.3 схема микропрограммы операции чтения, на фиг.4 схема программы обработки прерывания при возникновении неодиночного отказа. The invention is illustrated by drawings, where: FIG. 1 is a functional diagram of a device, FIG. 2 is a diagram of a microprogram of a write operation to a storage device, FIG. 3 is a diagram of a microprogram of a read operation, and FIG. 4 is a diagram of an interrupt processing program when a non-unique failure occurs.

Запоминающее устройство с обнаружением ошибок и коррекцией одиночной ошибки содержит накопитель 1, сумматоры по модулю два 2, выходы которых соединены с адресными входами накопителя 1, регистр 3, выходы которого соединены с первыми входами сумматоров по модулю два 2, вторые входы которых соединены с информационными входами регистра 3 и являются адресными входами 4 устройства. Кроме того, в него введены первый 6 и второй 7 шинные формирователи, первый 8 и второй 9 инвертирующие шинные формирователи, первый 10 и второй 11 элементы НЕ, формирователь управляющих сигналов 12 и блок сравнения 13, входы первой группы которого, кроме последнего, информационные входы второго шинного формирователя 7 и второго инвертирующего шинного формирователя 9 соответственно объединены и подключены к выходам накопителя 1, информационные входы которого и входы второй группы блока сравнения 13 соответственно объединены и подключены к соответственно объединенным выходам первого шинного формирователя 6 и первого инвертирующего шинного формирователя 8, информационные входы которых, кроме последнего, соответственно объединены и являются информационными входами 15 устройства, последние информационные входы первого шинного формирователя 6 и первого инвертирующего шинного формирователя 8 объединены и подключены к шине нулевого потенциала устройства, управляющие входы первого инвертирующего шинного формирователя 8 и, через первый элемент НЕ 10, первого шинного формирователя 6 объединены и подключены к первому выходу формирователя управляющих сигналов 12, первый вход которого, последний вход первой группы блока сравнения 13, управляющий вход второго инвертирующего шинного формирователя 9 и, через второй элемент НЕ 11, управляющий вход второго шинного формирователя 7 объединены и подключены к выходу дополнительного разряда накопителя 1, управляющий вход накопителя 1 соединен с вторым выходом формирователя управляющих сигналов 12, второй вход которого соединен с выходом блока сравнения 13, выходы второго шинного формирователя 7 и второго инвертирующего шинного формирователя 9 соответственно объединены и являются информационными выходами 14 устройства, входом задания режима 5 которого является управляющий вход регистра 3, третий и четвертый входы и третий и четвертый выходы формирователя управляющих сигналов являются соответственно входами записи 16 и чтения 17 и выходами сигнала готовности 18 и ошибки 19 устройства. A memory device with error detection and correction of a single error contains a drive 1, adders modulo two 2, the outputs of which are connected to the address inputs of drive 1, a register 3, the outputs of which are connected to the first inputs of the adders modulo two 2, the second inputs of which are connected to information inputs register 3 and are the address inputs of 4 devices. In addition, the first 6 and second 7 bus drivers, the first 8 and second 9 inverting bus drivers, the first 10 and second 11 HE elements, the driver of control signals 12 and the comparison unit 13, the inputs of the first group of which, in addition to the last, are information inputs, are introduced into it the second bus driver 7 and the second inverting bus driver 9 are respectively combined and connected to the outputs of the drive 1, the information inputs of which and the inputs of the second group of the comparison unit 13 are respectively combined and connected to the corresponding to the combined outputs of the first bus driver 6 and the first inverting bus driver 8, the information inputs of which, except the last, are respectively connected and are information inputs 15 of the device, the last information inputs of the first bus driver 6 and the first inverting bus driver 8 are combined and connected to the zero potential bus devices controlling the inputs of the first inverting bus driver 8 and, through the first element NOT 10, the first bus driver 6 about are connected and connected to the first output of the driver of the control signals 12, the first input of which, the last input of the first group of the comparison unit 13, the control input of the second inverting bus driver 9 and, through the second element NOT 11, the control input of the second bus driver 7 are combined and connected to the output of the additional the discharge of drive 1, the control input of drive 1 is connected to the second output of the driver of control signals 12, the second input of which is connected to the output of the comparison unit 13, the outputs of the second bus form the rover 7 and the second inverting bus driver 9 are respectively combined and are the information outputs 14 of the device, the input of the mode 5 of which is the control input of register 3, the third and fourth inputs and the third and fourth outputs of the driver of control signals are respectively the recording and reading 17 read 17 and outputs ready signal 18 and device error 19.

Все блоки устройства являются стандартными и легко реализуются на интегральных микросхемах. Формирователь управляющих сигналов функционирует в соответствии с микропрограммами на фиг.2 и фиг.3 и легко может быть синтезирован, см. например Лазарев В.Г. и Пийль Е.И. Синтез управляющих автоматов, М, Энергия, 1978, с. 408. All units of the device are standard and are easily implemented on integrated circuits. The driver signal generator operates in accordance with the microprograms in figure 2 and figure 3 and can easily be synthesized, see for example Lazarev V.G. and Piil E.I. Synthesis of control machines, M, Energy, 1978, p. 408.

Устройство в составе ЭВМ работает следующим образом. The device as part of a computer operates as follows.

При выполнении операции записи запоминающее устройство работает в соответствии со схемой на фиг.2. When performing the recording operation, the storage device operates in accordance with the circuit of FIG. 2.

При поступлении сигнала записи на вход записи 16 устройства формирователь управляющих сигналов 12 сбрасывает сигналы готовности 18 и ошибки 19. Первый выход формирователя управляющих сигналов 12, равный логическому нулю переводит первый инвертирующий шинный формирователь 8 в состояние высокого импеданса. Формирователь управляющих сигналов 12 вырабатывает сигнал записи в накопитель 1 и данные, установленные на информационных входах 15, записываются в накопитель 1 в прямом коде. Формирователь управляющих сигналов 12 вырабатывает сигнал считывания из накопителя 1. Данные с выходов накопителя 1 сравниваются с данными на выходах первого шинного формирователя 6, включая дополнительный разряд, в блоке сравнения 13. В результате сравнения на выходе блока сравнения 13 устанавливается логический нуль при их совпадении или логическая единица при их несовпадении. В случае совпадения данных, записанных в накопителе 1 с данными на выходах первого шинного формирователя 6, формирователь управляющих сигналов 12 устанавливает сигнал готовности 18 и операция записи завершена успешно. В случае несовпадения первый выход формирователя управляющих сигналов 12 устанавливается равным логической единице и переводит первый шинный формирователь 6 в состояние высокого импеданса, формирователь управляющих сигналов 12 вырабатывает сигнал записи в накопитель 1 и данные с выходов первого инвертирующего шинного формирователя 8 записываются в накопитель 1 в обратном коде. Формирователь управляющих сигналов 12 вырабатывает сигнал считывания из накопителя 1. Данные с выходов накопителя 1 сравниваются с данными на выходах первого инвертирующего шинного формирователя 8, включая дополнительный разряд, в блоке сравнения 13. При совпадении на выходе блока сравнения 13 устанавливается логический нуль, формирователь управляющих сигналов 12 устанавливает сигнал готовности 18 и операция записи завершена успешно. При несовпадении на выходе блока сравнения 13 устанавливается логическая единица, формирователь управляющих сигналов 12 устанавливает сигналы ошибки 19 и готовности 18. Это указывает на то, что запись в данную ячейку памяти произошла с ошибкой из-за отказа не менее двух разрядов ячейки. When the write signal arrives at the recording input 16 of the device, the driver of control signals 12 resets the ready signals 18 and errors 19. The first output of the driver of control signals 12, which is logical zero, puts the first inverting bus driver 8 into a high impedance state. The driver of the control signals 12 generates a write signal to the drive 1 and the data installed on the information inputs 15 are recorded in the drive 1 in direct code. The driver of the control signals 12 generates a read signal from the drive 1. The data from the outputs of the drive 1 are compared with the data at the outputs of the first bus driver 6, including an additional bit, in the comparison unit 13. As a result of the comparison, the logic zero is established at the output of the comparison unit 13 when they coincide or logical unit when they do not match. If the data recorded in the drive 1 coincides with the data at the outputs of the first bus driver 6, the driver of the control signals 12 sets the ready signal 18 and the write operation is completed successfully. In the event of a mismatch, the first output of the driver of the control signals 12 is set equal to a logical unit and puts the first bus driver 6 into a high impedance state, the driver of the control signals 12 generates a write signal to drive 1 and the data from the outputs of the first inverting bus driver 8 are written to drive 1 in the reverse code . The driver signal generator 12 generates a read signal from the drive 1. The data from the outputs of the drive 1 are compared with the data at the outputs of the first inverting bus driver 8, including an additional bit, in the comparison unit 13. If the output of the comparison unit 13 matches, a logic zero is set, the driver of the control signals 12 sets the ready signal 18 and the write operation is completed successfully. If there is a mismatch at the output of the comparison unit 13, a logical unit is established, the driver of the control signals 12 sets the error signals 19 and the readiness 18. This indicates that writing to this memory cell occurred with an error due to failure of at least two bits of the cell.

Операция чтения из запоминающего устройства происходит в соответствии со схемой на фиг.3. The reading operation from the storage device occurs in accordance with the diagram in figure 3.

При поступлении на вход устройства сигнала чтения 17 формирователь управляющих сигналов 12 сбрасывает сигнал готовности 18 и сигнал ошибки 19 и вырабатывает сигнал чтения из накопителя 1. Данные с выходов накопителя 1, за исключением дополнительного разряда, поступают на входы второго шинного формирователя 7 и второго инвертирующего шинного формирователя 9. Если данные были записаны в накопитель в прямом коде, то дополнительный разряд, равный нулю, устанавливает в состояние высокого импеданса второй инвертирующий шинный формирователь 9 и на информационные выходы 14 устройства поступают данные с выходов второго шинного формирователя 7. Если в накопитель 1 данные были записаны в обратном коде, то дополнительный разряд, равный единице, установит в состояние высокого импеданса второй шинный формирователь 7, и данные в прямом коде поступают на информационные выходы 14 устройства с выходов второго инвертирующего шинного формирователя 9. Формирователь управляющих сигналов 12 устанавливает сигнал готовности 18. Выполнение операции чтения закончено. Upon receipt of the read signal 17 at the input of the device, the control signal generator 12 resets the ready signal 18 and the error signal 19 and generates a read signal from the drive 1. The data from the outputs of the drive 1, with the exception of an additional discharge, are fed to the inputs of the second bus driver 7 and the second inverting bus shaper 9. If the data were written to the drive in direct code, then an additional bit equal to zero sets the second inverting bus driver 9 to high impedance and information outputs 14 of the device receive data from the outputs of the second bus driver 7. If the data were written to the drive 1 in the reverse code, an additional bit equal to one will set the second bus driver 7 to a high impedance state, and the data in the direct code goes to the information outputs 14 of the device from the outputs of the second inverting bus driver 9. The driver of the control signals 12 sets the ready signal 18. The read operation is completed.

Выход ошибки 19 устройства соединен со входом запроса прерывания ЭВМ. The error output 19 of the device is connected to the input of the computer interrupt request.

Появление сигнала ошибки 19 вызывает исполнение ЭВМ подпрограммы в соответствии с алгоритмом на фиг.4. The appearance of the error signal 19 causes the execution of the computer routines in accordance with the algorithm in figure 4.

В начале ЭВМ выполняет блок "Запретить прерывания при отказе ЗУ". Затем ЭВМ исполняет блок "Установить корректирующее слово адреса ОО.О". При этом на шине адреса и соответственно на адресных входах 4 устройства будет установлен код ОО.О. После выдачи по шине управления активного сигнала, сигнал поступает на первый вход 5 задания режима устройства, в результате чего в первый регистр будет записан код ОО.О. At the beginning, the computer executes the block "Prohibit interruptions in case of failure of the memory." Then the computer executes the block "Set the correction word address OO.O". In this case, the OO.O. code will be set on the address bus and, accordingly, on the address inputs of the device 4. After the active signal is issued via the control bus, the signal is fed to the first input 5 of the device mode setting, as a result of which the O.O. code will be written in the first register.

При этом (поскольку на первых входах сумматоров 2 по модулю два установлены нулевые потенциалы с выходов регистра 3) адрес с адресных входов 4 устройства на адресные входы накопителя 1 проходит без изменений. In this case (since zero potentials from the outputs of register 3 are installed at the first inputs of adders 2 modulo two), the address from the address inputs 4 of the device to the address inputs of drive 1 passes unchanged.

Затем выполняется программный блок "Тестировать рабочую зону памяти". В процессе исполнения этого фрагмента программы обслуживания прерывания ЭВМ выполняет неразрушающий тест рабочей зоны (предполагается, что в адресном пространстве имеется хотя бы одна неиспользуемая ячейка). В результате теста возможно несколько ситуаций, которые анализируются следующими программными блоками. Если в результате выполнения блока "Память исправна 7" выясняется, что этот факт имеет место, то выполняются блоки "Индицировать исправно", "Разрешить прерывания при отказе ЗУ" и подпрограмма обслуживания прерывания заканчивается. Если результат проверки отрицательный, то имеет место дефект адреса, поэтому реализуется процедура подбора корректирующего слова адреса. Эта процедура состоит в циклическом повторении блоков "Корректирующее слово адреса 11.17", "Инкрементировать корректирующее слово адреса". В каждом цикле этой процедуры происходит изменение корректирующего слова адреса в регистре 3. В результате меняется адрес дефектной ячейки накопителя 1 по отношению к адресным входам 4 устройства за счет действия сумматоров 2 по модулю два. Так будет продолжаться до тех пор, пока дефектная ячейка накопителя 1 не выдвинется в неиспользуемую зону адресного пространства, т.е. тест рабочей памяти не покажет, что память исправна, либо пока не будут исчерпаны все возможные комбинации слова адреса. В последнем случае восстановить работоспособность невозможно (например, дефектная зона шире неиспользуемой памяти) и поэтому выполняются блоки "Индицировать "Отказ", "Разрешить прерывания при отказе ЗУ". Then, the “Test working memory zone” program block is executed. During the execution of this fragment of the interrupt service program, the computer performs a non-destructive test of the working area (it is assumed that there is at least one unused cell in the address space). As a result of the test, several situations are possible, which are analyzed by the following program blocks. If, as a result of the execution of the “Memory OK 7” block, it turns out that this fact takes place, then the “Indicate OK”, “Allow interrupts on memory failure” blocks are executed and the interrupt service routine ends. If the test result is negative, then an address defect occurs, therefore, the procedure for selecting the address correction word is implemented. This procedure consists in cyclic repetition of the blocks "Address correction word 11.17", "Increment the address correction word". In each cycle of this procedure, the correction word of the address in the register 3 changes. As a result, the address of the defective cell of drive 1 changes with respect to the address inputs 4 of the device due to the action of adders 2 modulo two. This will continue until the defective cell of drive 1 extends into the unused zone of the address space, i.e. the test of working memory will not show that the memory is working, or until all possible combinations of the address word are exhausted. In the latter case, it is impossible to restore operability (for example, the defective zone is wider than the unused memory) and therefore the blocks "Indicate" Failure "," Allow interrupts in case of memory failure "are executed.

При появлении одиночного отказа или дефекта, сбоя при выполнении операции записи работоспособность памяти восстанавливается в процессе выполнения системой основной работы. При возникновении ошибки более высокой кратности ошибка исправляется в том случае, если возможна замена дефектной ячейки памяти на работоспособную путем коррекции адреса, в противном случае возможна потеря работоспособности. ЫЫЫ2 When a single failure or defect occurs, or a failure occurs during a write operation, the memory is restored during the system’s basic work. If an error of a higher multiplicity occurs, the error is corrected if it is possible to replace a defective memory cell with a working one by correcting the address, otherwise it may cause a loss of working capacity. YYY2

Claims

A memory device with error detection and single error corrections, containing a drive, modulo two adders, the outputs of which are connected to the drive address inputs, a register whose outputs are connected to the first adders of modulo two, the second inputs of which are connected to the register information inputs and are address device inputs, characterized in that the first and second bus drivers, the first and second inverting bus drivers, the first and second elements NOT, the driver signals and a comparison unit, the inputs of the first group of which, in addition to the last, the information inputs of the second bus driver and the second inverting bus driver, respectively, are connected and connected to the outputs of the drive, the information inputs of which and the inputs of the second group of the comparison unit are respectively connected and connected to the respectively combined outputs of the first bus driver and the first inverting bus driver, the information inputs of which, except the last, respectively are the information inputs of the device, the last information inputs of the first bus driver and the first inverting bus driver are connected and connected to the bus of the potential zero device, the control inputs of the first inverting bus driver and through the first element of the first bus driver are combined and connected to the first output of the control signal generator , the first input of which, the last input of the first group of the comparison unit, the control input of the second inverting bus shaper and through the second element NOT, the control input of the second bus driver is combined and connected to the output of the additional discharge of the drive, the control input of the drive is connected to the second output of the driver of the control signals, the second input of which is connected to the output of the comparison unit, the outputs of the second bus driver and the second inverting bus shapers are respectively combined and are information outputs of the device, the input of the mode setting of which is the control input of the register, t The third and fourth inputs and the third and fourth outputs of the control signal generator are respectively the recording and reading inputs and the outputs of the ready signal and the device error.