RU2012105173A - Демодулятор псевдослучайных сигналов с относительной фазовой модуляцией - Google Patents

Abstract

Демодулятор псевдослучайных сигналов с относительной фазовой модуляцией, состоящий из первого перемножителя, первый вход которого является входом устройства и подключен через последовательно соединенные блок синхронизации и генератор псевдослучайной последовательности к его второму входу, двух параллельных ветвей квадратурного приема, каждая из которых содержит последовательно соединенные вторые перемножители и интеграторы, кроме того, третьи перемножители с подключенными к их вторым входам выходами первых элементов задержки, причем первые входы вторых перемножителей соединены с выходом первого перемножителя, а также автономный генератор опорного сигнала, подключенный к вторым входам вторых перемножителей в одной из ветвей непосредственно, а к второй - через фазовращатель на π/2, отличающийся тем, что в устройство введены суммирующие накопители, включенные между выходами интеграторов и входами первых элементов задержки и соединенные по выходу с первыми входами третьих перемножителей, а также вторые элементы задержки и четвертые перемножители, причем вторые элементы задержки включены между выходами первых элементов задержки и вторыми входами четвертых перемножителей, первые входы которых подключены к выходам первых элементов задержки, а выходы подключены через общий для обеих ветвей второй сумматор к входам общих для обеих ветвей четвертому и шестому сумматорам непосредственно и к входам общих для обеих ветвей пятому и седьмому сумматорам через второй инвертор, кроме того, соединенные с выходами суммирующих накопителей пятые перемножители, вторые входы которых подключены к выходам вторых

Claims (1)

1. Демодулятор псевдослучайных сигналов с относительной фазовой модуляцией, состоящий из первого перемножителя, первый вход которого является входом устройства и подключен через последовательно соединенные блок синхронизации и генератор псевдослучайной последовательности к его второму входу, двух параллельных ветвей квадратурного приема, каждая из которых содержит последовательно соединенные вторые перемножители и интеграторы, кроме того, третьи перемножители с подключенными к их вторым входам выходами первых элементов задержки, причем первые входы вторых перемножителей соединены с выходом первого перемножителя, а также автономный генератор опорного сигнала, подключенный к вторым входам вторых перемножителей в одной из ветвей непосредственно, а к второй - через фазовращатель на π/2, отличающийся тем, что в устройство введены суммирующие накопители, включенные между выходами интеграторов и входами первых элементов задержки и соединенные по выходу с первыми входами третьих перемножителей, а также вторые элементы задержки и четвертые перемножители, причем вторые элементы задержки включены между выходами первых элементов задержки и вторыми входами четвертых перемножителей, первые входы которых подключены к выходам первых элементов задержки, а выходы подключены через общий для обеих ветвей второй сумматор к входам общих для обеих ветвей четвертому и шестому сумматорам непосредственно и к входам общих для обеих ветвей пятому и седьмому сумматорам через второй инвертор, кроме того, соединенные с выходами суммирующих накопителей пятые перемножители, вторые входы которых подключены к выходам вторых элементов задержки, а выходы - через третий сумматор, общий для обеих ветвей, соединены с входами общих для обеих ветвей четвертого и пятого сумматоров непосредственно и с входами общих для обеих ветвей шестого и седьмого сумматоров через третий инвертор, дополнительно третьи перемножители через общий для обеих ветвей первый сумматор соединены с входами общих для обеих ветвей четвертого и седьмого сумматоров непосредственно, а с входами общих для обеих ветвей пятого и шестого сумматоров через первый инвертор, при этом выходы четвертого, пятого, шестого и седьмого сумматоров - через блок выбора максимального сигнала соединены с решающим блоком, выход которого является выходом устройства.