Claims (1)
1. Zastrzezenie patentowe Regulator mocy biernej, znamienny tym, ze zawiera przetwornik kata przesuniecia fazowego na napiecie /*£/{/ /, którego wyjscie jest polaczone z drugim wej¬ sciem /We2/ bloku logicznego /BL/ sterownika czasowo-sekwencyjnego /SCS/ posiadajacego n przerzutników /p1, P2, Pn-1, ...Pn/, gdzie n - jest liczba calkowita, których pierwsze wyjscia sa polaczone z blokiem zalaczajacym sekcje baterii kondensatorów /BZSBK/ ponadto pierwsze wyjscie drugiego, n-1, przerzutnika /P2, Pn-1/ jest polaczone z pierwszym wejsciem poprzedzajacych przerzutników /P2, Pn-1/ oraz drugie wyjscie drugiego i n-1 przerzutnika /P2, Pn-1/ jest polaczone z drugim wejsciem poprzedzajacych drugiego, n-1, przerzutników /P2, Pn-1/, natomiast pierwsze wejscie kazdego przerzutnika /P1, P2, Pn-1, ...Pn/ jest polaczone poprzez pierwszy element impulsowy /EI1/ zapewniajacy wyzwalanie zboczem impulsu oraz poprzez pierwsze wyjscie /Wy1/ i pierwsze wejscie /We1/ bloku logicznego /BL/ z wyjsciem bloku czasowego /BC/, zas drugie wejscie kazdego przerzutnika /P1, P2, Pn-1, ...Pn/ jest polaczone poprzez drugi element impulsowy /EI2/, zapewniajacy wyzwalanie zboczem impuls oraz poprzez drugie wyjscie /Wy2/ i pierwsze wejscie /We1/ biosu logicznego /BL/ z wyjsciem bloku czasowego /BC/, ponadto trzecie wyjscie /Wy3/ bloku logicznego /BL/ jest polaczone z wejsciem blokujacym /WB/ biosu czasowego /BC/. BZSBK WE PN WEPP % WE Z BC WB 5CS We2 Wy1 BL Wy2 We1 Wy3 EU EI2 JP1 P2 Pn-1 Pn J PLClaim 1. Reactive power controller, characterized in that it comprises a voltage phase angle converter / * / {/ / whose output is connected to the second input / In2 / logic block / BL / time-sequence controller / SCS / having n flip-flops / p1, P2, Pn-1, ... Pn /, where n - is an integer, the first outputs of which are connected to the block connecting the capacitor bank sections / BZSBK / moreover, the first output of the second, n-1, flip-flop / P2, Pn-1 / is connected to the first input of the preceding flip-flops / P2, Pn-1 / and the second output of the second and n-1 flip-flops / P2, Pn-1 / is connected to the second input of the preceding second, n-1, flip-flops / P2, Pn-1 /, while the first input of each flip-flop / P1, P2, Pn-1, ... Pn / is connected through the first pulse element / EI1 / providing triggering on the pulse edge and through the first output / Out1 / and the first input / In1 / logic block / BL / with timed block output / BC /, and the second input of each flip-flop / P1, P2, Pn-1, ... Pn / is connected through the second pulse element / EI2 /, providing pulse edge triggering and through the second output / Out2 / and the first input / IN1 / logic bios / BL / with timer block output / BC /, in addition, the third output / Wy3 / logic block / BL / is connected to the blocking input / WB / timer bios / BC /. BZSBK WE PN WEPP% WE Z BC WB 5CS In2 Wy1 BL Wy2 In1 Wy3 EU EI2 JP1 P2 Pn-1 Pn J PL