NL1005628C2

NL1005628C2 - A method of manufacturing a semiconductor memory device.

Info

Publication number: NL1005628C2
Application number: NL1005628A
Authority: NL
Inventors: Fang-Ching Chao
Original assignee: United Microelectronics Corp
Priority date: 1996-08-16
Filing date: 1997-03-25
Publication date: 1998-09-28
Also published as: GB9701923D0; GB2321771A; FR2752490A1; JPH10135428A; DE19720227A1; FR2752490B1

Description

Werkwijze voor het vervaardigen van een halfgeleidergeheu-geninrichtingA method of manufacturing a semiconductor memory device

ACHTERGROND VAN DE UITVINDINGBACKGROUND OF THE INVENTION

1. Gebied van de uitvinding1. Field of the invention

De uitvinding heeft algemeen betrekking op halfge-5 leidergeheugeninrichtingen en meer in het bijzonder op een werkwijze voor het vervaardigen van dynamic random access memory cel (DRAM) die in hoofdzaak bestaat uit een overbrengt rans is tor en een ladingsopslagcondensator.The invention generally relates to semiconductor conductor memory devices and more particularly to a method of manufacturing dynamic random access memory cell (DRAM) consisting essentially of a transfer transducer and a charge storage capacitor.

10 2. Beschrijving van de verwante techniek10 2. Description of the Related Art

Figuur 1 is een circuitschema van een geheugencel voor een DRAM-inrichting. Zoals in de tekening wordt getoond bestaat een DRAM-cel in hoofdzaak uit een overbreng-transistor T en een ladingsopslagcondensator C. Een source 15 van de overbrengtransistor T is verbonden met een overeenkomstige bitlijn BL en de drain is verbonden met een opsla-gelektrode 6 van de ladingsopslagcondensator C. Een gate van de overbrengtransistor T is verbonden met een overeenkomstige woordlijn WL. Een tegenovergelegen elektrode 8 van 20 de condensator C is verbonden met een constante voedingsbron. Een dielektrische film 7 is aanwezig tussen de opsla-gelektrode 6 en de tegenovergelegen elektrode 8.Figure 1 is a circuit diagram of a memory cell for a DRAM device. As shown in the drawing, a DRAM cell mainly consists of a transfer transistor T and a charge storage capacitor C. A source 15 of the transfer transistor T is connected to a corresponding bit line BL and the drain is connected to a storage electrode 6 of the charge storage capacitor C. A gate of the transfer transistor T is connected to a corresponding word line WL. An opposite electrode 8 of the capacitor C is connected to a constant power source. A dielectric film 7 is present between the storage electrode 6 and the opposite electrode 8.

Bij het vervaardigingsprocédé van DRAM's wordt een tweedimensionale condensator, ook wel genoemd een planaire 25 condensator, hoofdzakelijk gebruikt bij conventionele DRAM's met een opslagcapaciteit van minder dan 1M (mega = miljoen) bits. Bij een DRAM met een geheugencel die gebruik 1005628 2 maakt van een planaire condensator worden elektrische ladingen opgeslagen op het hoofdoppervlak van een halfgelei-dersubstraat zodat het hoofdoppervlak een groot gebied dient te beslaan. Dit soort geheugencel is daarom niet ge-5 schikt voor een DRAM met een hoge integratiegraad. Voor een hoog geïntegreerde DRAM, zoals een DRAM met meer dan 4M bits geheugen is een driedimensionale condensator, ook wel condensator van het gestapelde soort (stacked-type) of gleuftype (trench-type) genoemd, ingevoerd.In the manufacturing process of DRAMs, a two-dimensional capacitor, also known as a planar capacitor, is mainly used in conventional DRAMs with a storage capacity of less than 1M (mega = million) bits. In a DRAM with a memory cell using a planar capacitor 1005628 2, electric charges are stored on the major surface of a semiconductor substrate so that the major surface must cover a large area. This type of memory cell is therefore not suitable for a DRAM with a high degree of integration. For a highly integrated DRAM, such as a DRAM with more than 4M bits of memory, a three-dimensional capacitor, also referred to as stacked-type capacitor or trench-type capacitor, has been introduced.

10 Bij condensatoren van het gestapelde type of gleuftype is het mogelijk gemaakt om een groter geheugen te verkrijgen in een gelijk volume. Voor het realiseren van een halfgeleiderinrichting van nog hogere integratiegraad zoals een VLSI-circuit (very-large-scale integration) met 15 een capaciteit van 64M bits blijkt evenwel een condensator van een simpele driedimensionale structuur zoals de conventionele condensator van het gestapelde type of het gleuftype ontoereikend te zijn.10 With stacked or slot type capacitors, it is possible to obtain a larger memory in an equal volume. However, for realizing a semiconductor device of even higher integration degree such as a VLSI (very-large-scale integration) circuit with a capacity of 64M bits, a capacitor of a simple three-dimensional structure such as the conventional capacitor of the stacked type or the slot type to be inadequate.

Een oplossing voor het verbeteren van de capaci-20 teit van een condensator is gebruikmaking van een gestapelde condensator van het vin-type zoals is voorgesteld in het artikel " 3-Dimensional Stacked Capacitor Cell for 16M en 64M DRAM's" , International Electron Devices Meeting, pagina's 592-595, december 1988 van Erna en anderen. De gesta-25 pelde condensator van het vin-type omvat elektrodes en die-lektrische films die zich in vinvorm uitstrekken in een aantal gestapelde lagen. DRAM's voorzien van gestapelde condensatoren van het vin-type worden ook geopenbaard in het Amerikaanse octrooischrift 5.071.783 (Taguchi en ande-30 ren), 5.126.810 (Gotou), 5.196.365 (Gotou) en 5.206.787 (Fujioka).A solution for improving capacitor capacity is to use a fin-type stacked capacitor as suggested in the article "3-Dimensional Stacked Capacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, pages 592-595, December 1988 by Erna et al. The fin-type stacked capacitor comprises electrodes and dielectric films extending in fin form in a plurality of stacked layers. DRAMs equipped with fin-type stacked capacitors are also disclosed in U.S. Patent 5,071,783 (Taguchi and others), 5,126,810 (Gotou), 5,196,365 (Gotou), and 5,206,787 (Fujioka).

1005628 31005628 3

Een andere oplossing voor het verbeteren van de capaciteit van een condensator is gebruik te maken van een gestapelde condensator van het zogenaamde cilindrische type zoals voorgesteld in het artikel " Novel Stacked Capacitor 5 Cell for 64-Mb DRAM" , 1989 Symposium on VLSI Technology Digest of Technical Papers, pagina's 69-70 van Wakamiya en anderen. De gestapelde condensator van het cilindrische type omvat elektrodes en dielektrische films die zich in cilindrische vorm uitstrekken voor het verhogen van het op-10 pervlaktegebied van de elektrodes. Een DRAM voorzien van een gestapelde condensator van het cilindrische type wordt ook geopenbaard in het Amerikaanse octrooischrift 5.077.688 (Kumanoya en anderen).Another solution for improving the capacitance of a capacitor is to use a stacked capacitor of the so-called cylindrical type as suggested in the article "Novel Stacked Capacitor 5 Cell for 64-Mb DRAM", 1989 Symposium on VLSI Technology Digest of Technical Papers, pages 69-70 of Wakamiya and others. The cylindrical-type stacked capacitor includes electrodes and dielectric films that extend in a cylindrical shape to increase the surface area of the electrodes. A DRAM comprising a cylindrical type stacked capacitor is also disclosed in U.S. Patent No. 5,077,688 (Kumanoya et al.).

Uit DE 0 595 260 Al is een werkwijze bekend voor 15 het vervaardigen van een opslagcondensator van holle cilindrische vorm op een substraat voor een geïntegreerde schakeling .From DE 0 595 260 A1, a method is known for manufacturing a storage capacitor of hollow cylindrical shape on a substrate for an integrated circuit.

Uit DE 1 005 628 is een werkwijze bekend voor het vervaardigen van een opslagcondensator met een stamvormige 20 gelijdingslaag en een daarmede verbonden takvormige gelij-dingslaag, eveneens bedoeld voor een geïntegreerde schakeling .DE 1 005 628 discloses a method for manufacturing a storage capacitor with a trunk-shaped guide layer and a branch-shaped guide layer connected thereto, also intended for an integrated circuit.

Gezien de trend naar verhoogde integratiedichtheid dient de afmeting van de DRAM-cel in een vlak (het gebied 25 dat in het vlak wordt ingenomen) verder te worden gereduceerd. In het algemeen gesproken leidt een reductie van de afmeting van de cel tot een reductie van de ladingsopslag-capaciteit (capaciteit). Bovendien neemt bij afname van de capaciteit, de waarschijnlijkheid van beperkte fouten (soft 30 errors) als gevolg van het invallen van α-stralen toe. Er bestaat zodoende bij deze techniek nog steeds behoefte tot het ontwerpen van een nieuwe structuur van een opslagcon- 1005628 4 densator die dezelfde capaciteit kan bereiken in een kleiner planair oppervlak alsmede van een geschikte werkwijze voor het vervaardigen van de structuur.In view of the trend towards increased integration density, the size of the DRAM cell in a plane (the area occupied in the plane) should be further reduced. Generally speaking, a reduction in the size of the cell leads to a reduction in the charge storage capacity (capacity). Moreover, as the capacity decreases, the probability of limited errors (soft 30 errors) due to the incident of α-rays increases. Thus, there is still a need in this technique to design a new structure of a storage capacitor that can achieve the same capacity in a smaller planar area as well as a suitable method of manufacturing the structure.

5 SAMENVATTING VAN DE UITVINDING5 SUMMARY OF THE INVENTION

Het is daarom een doel van de uitvinding om een werkwijze te verschaffen voor het vervaardigen van een boomvormige condensatorstructuur voor een halfgeleiderge-10 heugeninrichting waarmee een toegenomen gebied mogelijk is voor ladingsopslag.It is therefore an object of the invention to provide a method of manufacturing a tree-shaped capacitor structure for a semiconductor memory device that allows an increased area for charge storage.

In overeenstemming met de voorgaande en andere doelen van de uitvinding wordt een nieuwe en verbeterde werkwijze verschaft voor het vervaardigen van een halfge-15 leidergeheugeninrichting.In accordance with the foregoing and other objects of the invention, a new and improved method of manufacturing a semiconductor memory device is provided.

Een halfgeleidergeheugeninrichting overeenkomstig de uitvinding omvat een substraat, een overbrengtransistor gevormd op het substraat waarbij de overbrengtransistor is voorzien van source-/drain-gebieden, alsmede een ladingsop-20 slagcondensator die elektrisch is verbonden met een van de source-/drain-gebieden. De werkwijze voor het vervaardigen van de opslagcondensator omvat het vormen van een eerste isolatielaag voor het afdekken van de overbrengtransistor op het substraat, het vormen van een eerste geleidingslaag 25 die de eerste isolatielaag penetreert en elektrisch is verbonden met een van de source-/drain-gebieden, het vormen van een kolomvormige laag op de eerste geleidingslaag, het vormen van een tweede geleidingslaag op het oppervlak van de kolomvormige laag en de eerste geleidingslaag, het aan-30 brengen van een patroon in de tweede geleidingslaag voor het verwijderen van een deel van de tweede geleidingslaag boven de kolomvormige laag, het aanbrengen van een patroon 1005628 5 in de tweede geleidingslaag en de eerste geleidingslaag voor het vormen van een opening die de eerste isolatielaag blootlegt en het vormen van een derde geleidingslaag in de vorm van een holle cilinder die is verbonden met een rand 5 van de eerste geleidingslaag bij een omtrek van de opening. De derde geleidingslaag en de eerste geleidingslaag vormen een stamvormige geleidingslaag. Een uiteinde van de tweede geleidingslaag is verbonden met het inwendige oppervlak van de derde geleidingslaag en vormt een takvormige gelei-10 dingslaag. De eerste, tweede en derde geleidingslagen vormen een opslagelektrode van de opslagcondensator. De werkwijze voor het vervaardigen van de opslagcondensator omvat verder het verwijderen van de stamvormige laag, vormen van een dielektrische laag op de blootliggende oppervlakken van 15 de eerste, tweede en derde geleidingslagen en het vormen van een vierde geleidingslaag op de dielektrische laag voor het vormen van een tegenovergelegen elektrode van de opslagcondensator .A semiconductor memory device according to the invention comprises a substrate, a transfer transistor formed on the substrate, the transfer transistor having source / drain regions, and a charge storage capacitor electrically connected to one of the source / drain regions. The method of manufacturing the storage capacitor comprises forming a first insulating layer to cover the transfer transistor on the substrate, forming a first conductive layer 25 which penetrates the first insulating layer and is electrically connected to one of the source / drain areas, forming a columnar layer on the first guide layer, forming a second guide layer on the surface of the columnar layer and the first guide layer, patterning the second guide layer to remove a portion of the second conductive layer above the columnar layer, applying a pattern 1005628 5 in the second conductive layer and the first conductive layer to form an opening exposing the first insulating layer and to form a third conductive layer in the form of a hollow cylinder which is connected to an edge 5 of the first guiding layer at a perimeter of the opening. The third conductive layer and the first conductive layer form a stem-shaped conductive layer. One end of the second conductive layer is connected to the inner surface of the third conductive layer and forms a branch-like conductive layer. The first, second and third conductive layers form a storage electrode of the storage capacitor. The method of manufacturing the storage capacitor further comprises removing the stem-shaped layer, forming a dielectric layer on the exposed surfaces of the first, second and third conductive layers, and forming a fourth conductive layer on the dielectric layer to form an opposite electrode of the storage capacitor.

In overeenstemming met een van de voorkeursuitvoe-20 ringsvormen van de uitvinding omvat de stamvormige geleidingslaag een onderste stamvormig deel dat elektrisch is verbonden met een van de source-/drain-gebieden en een bovenste stamvormig deel dat zich in hoofdzaak opwaarts uit-strekt vanaf een rand van het onderste stamvormige deel. De 25 werkwijze volgens de uitvinding kan verder een stap omvatten van vormen van een etsbeschermingslaag op de eerste isolatielaag juist nadat de eerste isolatielaag is gevormd. Bij een voorkeursuitvoeringsvorm omvat de stap van het aanbrengen van een patroon in de tweede geleidingslaag het et-30 sen van een deel van de tweede geleidingslaag boven de kolomvormige laag. Bij een andere voorkeursuitvoeringsvorm omvat de stap van het aanbrengen van een patroon in de il 0 0 5 6 2 8 6 tweede geleidingslaag het polijsten van een deel van de tweede geleidingslaag boven de kolomvormige laag met gebruikmaking van een chemisch/mechanische polijsttechniek.In accordance with one of the preferred embodiments of the invention, the stem-shaped guiding layer comprises a bottom stem-shaped portion electrically connected to one of the source / drain regions and an upper stem-shaped portion extending substantially upwardly from a edge of the lower trunk-shaped part. The method according to the invention may further comprise a step of forming an etch protection layer on the first insulating layer just after the first insulating layer has been formed. In a preferred embodiment, the step of applying a pattern in the second guide layer comprises etching a portion of the second guide layer above the columnar layer. In another preferred embodiment, the patterning step in the second guide layer comprises polishing a portion of the second guide layer above the columnar layer using a chemical / mechanical polishing technique.

In overeenstemming met een andere voorkeursuitvoe-5 ringsvorm van de uitvinding omvat de stap van het vormen van een kolomvormige laag op de eerste geleidingslaag het vormen van een dikke isolatielaag op de eerste geleidingslaag, het vormen van een fotoresist op de dikke isolatielaag boven het source-/drain-gebied, het etsen van een 10 deel van de niet afgedekte dikke isolatielaag, het uitvoeren van een fotoresisterosiebewerking voor het blootleggen van een deel van de dikke isolatielaag, het etsen van een deel van de blootliggende dikke isolatielaag totdat de eerste geleidingslaag is blootgelegd voor het vormen van een 15 kolomvormige laag met een trapvormige vorm en het verwijderen van de fotoresist.In accordance with another preferred embodiment of the invention, the step of forming a columnar layer on the first conductive layer comprises forming a thick insulating layer on the first conducting layer, forming a photoresist on the thick insulating layer above the source. / drain area, etching a portion of the uncovered thick insulating layer, performing a photoresist erosion operation to expose a portion of the thick insulating layer, etching a portion of the exposed thick insulating layer until the first conductive layer is exposed for forming a columnar layer with a stepped shape and removing the photoresist.

In overeenstemming met een andere voorkeursuitvoeringsvorm van de uitvinding wordt juist nadat de eerste isolatielaag is gevormd op het substraat een etsbescher-20 mingslaag gevormd op de eerste isolatielaag alsmede een vierde isolatielaag op de etsbeschermingslaag. De eerste geleidingslaag wordt zodanig gevormd dat de eerste isolatielaag en de etsbeschermingslaag worden gepenetreerd. De vierde isolatielaag wordt verwijderd met de kolomvormige 25 laag.In accordance with another preferred embodiment of the invention, just after the first insulating layer is formed on the substrate, an etching protection layer is formed on the first insulating layer as well as a fourth insulating layer on the etching protection layer. The first conductive layer is formed such that the first insulating layer and the etching protection layer are penetrated. The fourth insulating layer is removed with the columnar layer.

Volgens een ander aspect van de uitvinding omvat een werkwijze voor het vervaardigen van een halfgeleiderge-heugeninrichting het vormen van een eerste isolatielaag ter overdekking van een overbrengtransistor op een substraat, 30 het vormen van een eerste geleidingslaag die althans de eerste isolatielaag penetreert en elektrisch is verbonden met een van de source-/drain-gebieden, en het vormen van 1005628 7 een kolomvormige laag op de eerste geleidingslaag. Op het oppervlak van de kolomvormige laag en de eerste geleidingslaag wordt ten minste een eerste film en een tweede film afwisselend gevormd. De tweede film bestaat uit gelei-5 dingsmateriaal en de eerste film uit isolatiemateriaal. De tweede film wordt van een patroon voorzien ter verwijdering van het deel van de tweede film dat is gelegen boven de kolomvormige laag. De tweede film wordt tezamen met de eerste film en de eerste geleidingslaag van een patroon voor-10 zien voor het vormen van een opening die de eerste isolatielaag blootlegt. Een tweede geleidingslaag wordt gevormd als een holle cilinder verbonden met een rand van de eerste geleidingslaag bij een omtrek van de opening. De tweede geleidingslaag en de eerste geleidingslaag vormen een stam-15 vormige geleidingslaag. Een uiteinde van de tweede geleidingslaag is verbonden met een inwendig oppervlak van de tweede geleidingslaag voor het vormen van een takvormige geleidingslaag. De eerste geleidingslaag, de tweede film en de tweede geleidingslaag vormen een opslagelektrode van de 20 opslagcondensator. De werkwijze omvat verder het verwijderen van de kolomvormige laag en de eerste film, het vormen van een dielektrische laag op blootliggende oppervlakken op de eerste geleidingslaag, de tweede film en de tweede geleidingslaag en het vormen van een derde geleidingslaag op 25 de dielektrisch laag voor het vormen van een tegenovergelegen elektrode van de opslagcondensator.According to another aspect of the invention, a method of manufacturing a semiconductor memory device comprises forming a first insulating layer to cover a transfer transistor on a substrate, forming a first conductive layer which at least penetrates the first insulating layer and is electrically connected with one of the source / drain regions, and forming 1005628 7 a columnar layer on the first conductive layer. At least a first film and a second film are alternately formed on the surface of the columnar layer and the first conductive layer. The second film consists of conductive material and the first film of insulating material. The second film is patterned to remove the portion of the second film overlying the columnar layer. The second film, along with the first film and the first conductive layer, are patterned to form an opening exposing the first insulating layer. A second guide layer is formed as a hollow cylinder connected to an edge of the first guide layer at a perimeter of the opening. The second guide layer and the first guide layer form a trunk-shaped guide layer. One end of the second guide layer is connected to an inner surface of the second guide layer to form a branch-shaped guide layer. The first conductive layer, the second film and the second conductive layer form a storage electrode of the storage capacitor. The method further comprises removing the columnar layer and the first film, forming a dielectric layer on exposed surfaces on the first conducting layer, the second film and the second conducting layer, and forming a third conducting layer on the dielectric layer before forming an opposite electrode of the storage capacitor.

Volgens een ander aspect van de uitvinding omvat een werkwijze voor het vervaardigen van een halfgeleiderge-heugeninrichting het vormen van een eerste isolatielaag 30 voor het afdekken van een overbrengtransistor op een substraat, het vormen van een eerste geleidingslaag die althans de eerste isolatielaag penetreert en elektrisch is 1005628 8 verbonden met een van de source-/drain-gebieden van de overbrengtransistor, het vormen van ten minste een kolomvormige laag op de eerste geleidingslaag, het vormen van een tweede geleidingslaag op zijwanden van de kolomvormige 5 laag, het aanbrengen van een patroon in de eerste geleidingslaag voor het vormen van een opening voor het blootleggen van de eerste isolatielaag en het vormen van een derde geleidingslaag in de vorm van een holle cilinder die is verbonden met een rand van de eerste geleidingslaag bij 10 een omtrek van de opening. Een uiteinde van de tweede geleidingslaag is verbonden met een bovenoppervlak van de eerste geleidingslaag voor het vormen van een takvormige geleidingslaag. De eerste, tweede en derde geleidingslagen vormen een opslagelektrode van de opslagcondensator. De 15 werkwijze omvat verder het verwijderen van de kolomvormige laag, het vormen van een dielektrische laag op de blootliggende oppervlakken van de eerste, tweede en derde geleidingslagen en het vormen van een vierde geleidingslaag op de dielektrische laag voor het vormen van een tegenoverge-20 legen elektrode van de opslagcondensator.According to another aspect of the invention, a method of manufacturing a semiconductor memory device comprises forming a first insulating layer 30 to cover a transfer transistor on a substrate, forming a first conductive layer that penetrates at least the first insulating layer and is electrical 1005628 8 connected to one of the source / drain regions of the transfer transistor, forming at least one columnar layer on the first conductor layer, forming a second conductor layer on side walls of the columnar layer, patterning in the first guiding layer for forming an opening to expose the first insulating layer and forming a third guiding layer in the form of a hollow cylinder connected to an edge of the first guiding layer at a circumference of the opening. One end of the second guide layer is connected to an upper surface of the first guide layer to form a branch-shaped guide layer. The first, second and third conductive layers form a storage electrode of the storage capacitor. The method further comprises removing the columnar layer, forming a dielectric layer on the exposed surfaces of the first, second and third conductive layers and forming a fourth conductive layer on the dielectric layer to form an opposite layer. electrode of the storage capacitor.

Volgens een ander aspect van de uitvinding omvat een werkwijze voor het vervaardigen van een halfgeleiderge-heugeninrichting met een opslagcondensator het vormen van een eerste isolatielaag ter overdekking van een overbreng-25 transistor op het substraat, het vormen van een eerste geleidingslaag die althans de eerste isolatielaag penetreert en elektrisch is verbonden met een van de source-/drain-gebieden van de overbrengtransistor, het vormen van ten minste een kolomvormige laag op de eerste geleidingslaag en 30 het vormen van een tweede geleidingslaag op de zijwanden van de kolomvormige laag. Een uiteinde van de tweede geleidingslaag is verbonden met een bovenoppervlak van de eerste 1005628 9 geleidingslaag. De werkwijze omvat verder het afwisselend vormen van ten minste een eerste film en een tweede film op het oppervlak van de tweede geleidingslaag en de kolomvormige laag en op de eerste geleidingslaag. De tweede film 5 bestaat uit een geleidingsmateriaal en de eerste film bestaat uit een isolatiemateriaal. De werkwijze omvat verder het aanbrengen van een patroon in de tweede film voor het verwijderen van een deel van de tweede geleidingslaag boven de kolomvormige laag, het aanbrengen van een patroon in de 10 tweede film, de eerste film en de eerste geleidingslaag voor het vormen van een opening die de eerste geleidingslaag blootlegt en het vormen van een derde geleidingslaag die is gevormd als een holle cilinder die is verbonden met een rand van de eerste geleidingslaag bij een 15 omtrek van de opening. De derde geleidingslaag en de eerste geleidingslaag vormen een stamvormige geleidingslaag. Een uiteinde van de tweede film is verbonden met een inwendig oppervlak van de derde geleidingslaag. De tweede film en de tweede geleidingslaag vormen een takvormige geleidingslaag. 20 De eerste, tweede en derde geleidingslagen en de tweede film vormen een opslagelektrode van de opslagcondensator.According to another aspect of the invention, a method of manufacturing a semiconductor memory device with a storage capacitor comprises forming a first insulating layer to cover a transfer transistor on the substrate, forming a first conductive layer comprising at least the first insulating layer penetrates and is electrically connected to one of the source / drain regions of the transfer transistor, forming at least one columnar layer on the first conductor layer and forming a second conductor layer on the side walls of the columnar layer. One end of the second guide layer is connected to an upper surface of the first 1005628 9 guide layer. The method further includes alternately forming at least a first film and a second film on the surface of the second guide layer and the columnar layer and on the first guide layer. The second film 5 consists of a conductive material and the first film consists of an insulating material. The method further comprises patterning the second film to remove a portion of the second conductive layer above the columnar layer, patterning the second film, the first film and the first conductive layer to form an opening exposing the first guide layer and forming a third guide layer formed as a hollow cylinder connected to an edge of the first guide layer at a periphery of the opening. The third conductive layer and the first conductive layer form a stem-shaped conductive layer. One end of the second film is joined to an inner surface of the third guide layer. The second film and the second guiding layer form a branch-shaped guiding layer. The first, second and third conductive layers and the second film form a storage electrode of the storage capacitor.

De werkwijze omvat verder het verwijderen van de kolomvormige laag en de eerste film, het vormen van een dielektri-sche laag op de blootliggende oppervlakken van de eerste, 25 tweede en derde geleidingslagen en het vormen van een vierde geleidingslaag op de dielektrische laag voor het vormen van een tegenovergelegen elektrode op de opslagcondensator.The method further comprises removing the columnar layer and the first film, forming a dielectric layer on the exposed surfaces of the first, second and third conductive layers and forming a fourth conductive layer on the dielectric layer to form from an opposite electrode on the storage capacitor.

Volgens een ander aspect van de uitvinding omvat een werkwijze voor het vervaardigen van een halfgeleiderge-30 heugeninrichting met een opslagcondensator het vormen van een eerste isolatielaag ter overdekking van een overbreng-transistor op een substraat en het vormen van een stamvor- 1005628 10 mige geleidingslaag. De stamvormige geleidingslaag omvat een onderste stamvormig deel dat elektrisch is verbonden met een van de source-/drain-gebieden van de overbrengtran-sistor en een bovenste stamvormig deel dat zich in hoofd-5 zaak opwaarts uitstrekt vanaf een rand van het onderste stamvormige deel. De werkwijze omvat verder het vormen van ten minste een takvormige geleidingslaag welke ten minste een eerste verlengd segment en een tweede verlengd segment omvat. Een uiteinde van het eerste verlengde segment is 10 verbonden met een inwendig oppervlak van de stamvormige geleidingslaag en het tweede verlengde segment strekt zich uit vanaf een ander uiteinde van het eerste verlengde segment. De stamvormige geleidingslaag en de takvormige geleidingslaag vormen een opslagelektrode van de opslagcondensa-15 tor. De werkwijze omvat verder het vormen van een dielek-trische laag op het blootliggende oppervlak van de stamvormige geleidingslaag en de takvormige geleidingslaag en het vormen van een bovenste geleidingslaag op de dielektrische laag voor het vormen van een tegenovergelegen elektrode van 20 de opslagcondensator.According to another aspect of the invention, a method of manufacturing a semiconductor memory device with a storage capacitor comprises forming a first insulating layer to cover a transfer transistor on a substrate and forming a master conductive layer. The stem-shaped conductive layer includes a bottom stem-shaped portion electrically connected to one of the source / drain regions of the transfer transistor and an upper stem-shaped portion extending substantially upwardly from an edge of the bottom stem-shaped portion. The method further comprises forming at least a branch-shaped guide layer which comprises at least a first elongated segment and a second elongated segment. One end of the first elongated segment is connected to an inner surface of the stem-shaped guiding layer and the second elongated segment extends from another end of the first elongated segment. The stem-shaped guiding layer and the branch-shaped guiding layer form a storage electrode of the storage capacitor. The method further comprises forming a dielectric layer on the exposed surface of the stem-shaped conductive layer and the branch-shaped conductive layer and forming an upper conductive layer on the dielectric layer to form an opposite electrode of the storage capacitor.

Volgens een andere werkwijze van de uitvinding omvat een werkwijze voor het vervaardigen van een halfgelei-dergeheugeninrichting met een condensator het vormen van een isolatielaag ter afdekking van een overbrengtransistor 25 op een substraat en het vormen van een stamvormige geleidingslaag welke een onderste stamvormig deel omvat dat elektrisch is verbonden met een van de source-/drain-gebieden van de overbrengtransistor alsmede een bovenste stamvormig deel dat zich in hoofdzaak opwaarts uitstrekt 30 vanaf een rand van het onderste stamvormige deel. De werkwijze omvat verder het vormen van ten minste een takvormige geleidingslaag die is gevormd als een in hoofdzaak holle 1005628 11 cilinder. Een uiteinde van de takvormige geleidingslaag is verbonden met een bovenoppervlak van de stamvormige geleidingslaag en strekt zich in hoofdzaak opwaarts uit. De stamvormige geleidingslaag en de takvormige geleidingslaag 5 vormen een opslagelektrode van de ladingsopslagcondensator. De werkwijze omvat verder het vormen van een dielektrische laag op blootliggende oppervlakken van de stamvormige geleidingslaag en de takvormige geleidingslaag en het vormen van een bovenste geleidingslaag op de dielektrische laag 10 voor het vormen van een tegenovergelegen elektrode van de opslagcondensator.According to another method of the invention, a method of manufacturing a semiconductor memory device with a capacitor comprises forming an insulating layer to cover a transfer transistor 25 on a substrate and forming a stem-shaped conduction layer comprising an electrically-shaped stem-shaped portion is connected to one of the source / drain regions of the transfer transistor as well as an upper stem section extending substantially upwardly from an edge of the lower stem section. The method further includes forming at least a branch-shaped guide layer formed as a substantially hollow 1005628 11 cylinder. One end of the branch-shaped guiding layer is connected to an upper surface of the trunk-shaped guiding layer and extends substantially upwards. The stem-shaped guide layer and the branch-shaped guide layer 5 form a storage electrode of the charge storage capacitor. The method further includes forming a dielectric layer on exposed surfaces of the stem-shaped conductive layer and the branch-shaped conductive layer and forming an upper conductive layer on the dielectric layer 10 to form an opposite electrode of the storage capacitor.

Volgens een ander aspect van de uitvinding omvat een werkwijze voor het vervaardigen van een halfgeleiderge-heugeninrichting met een condensator het vormen van een 15 isolatielaag ter afdekking van een overbrengtransistor op een substraat en het vormen van een stamvormige geleidingslaag welke een onderste stamvormig deel omvat dat elektrisch is verbonden met een van de source-/drain-gebieden van de overbrengtransistor alsmede een bovenste 20 stamvormig deel dat zich in hoofdzaak opwaarts uitstrekt vanaf een rand van het onderste stamvormige deel. De werkwijze omvat verder het vormen van een takvormige geleidingslaag die in hoofdzaak de vorm bezit van een holle cilinder. Een uiteinde van de takvormige geleidingslaag is 25 verbonden met het bovenoppervlak van de stamvormige geleidingslaag en strekt zich in hoofdzaak opwaarts uit. De werkwijze omvat verder het vormen van ten minste een tweede takvormige geleidingslaag. Een uiteinde van de tweede takvormige geleidingslaag is verbonden met het inwendige op-30 pervlak van de stamvormige geleidingslaag. De tweede takvormige geleidingslaag bezit een zich buitenwaarts uit-strekkend deel dat zich buitenwaarts uitstrekt vanaf het '1 0 0 5 6 2 8 12 uiteinde. De stamvormige geleidingslaag en de takvormige geleidingslaag vormen een opslagelektrode van de opslagcon-densator. De werkwijze omvat verder het vormen van een die-lektrische laag op blootliggende oppervlakken van de stam-5 vormige geleidingslaag en de takvormige geleidingslaag en het vormen van een bovenste geleidingslaag op de dielektri-sche laag voor het vormen van een tegenovergelegen elektrode van de opslagcondensator.According to another aspect of the invention, a method of manufacturing a semiconductor memory device with a capacitor comprises forming an insulating layer to cover a transfer transistor on a substrate and forming a stem-shaped conduction layer comprising an electrically-shaped stem-shaped portion is connected to one of the source / drain regions of the transfer transistor as well as an upper stem portion extending substantially upwardly from an edge of the lower stem portion. The method further comprises forming a branch-shaped guide layer which is substantially in the form of a hollow cylinder. One end of the branch-shaped guiding layer is connected to the top surface of the trunk-shaped guiding layer and extends substantially upwards. The method further comprises forming at least a second branch-shaped guide layer. One end of the second branch-shaped guiding layer is connected to the internal surface of the trunk-shaped guiding layer. The second branch-shaped guide layer has an outwardly extending portion which extends outwardly from the end. The stem-shaped guide layer and the branch-shaped guide layer form a storage electrode of the storage capacitor. The method further comprises forming a dielectric layer on exposed surfaces of the trunk-shaped conductive layer and the branch-shaped conductive layer and forming an upper conductive layer on the dielectric layer to form an opposite electrode of the storage capacitor.

10 KORTE BESCHRIJVING VAN DE TEKENINGEN10 BRIEF DESCRIPTION OF THE DRAWINGS

Andere doelen, eigenschappen en voordelen van de uitvinding zullen duidelijk worden uit de nu volgende gedetailleerde beschrijving van de niet-limitatieve uitvoe-15 ringsvormen. De beschrijving wordt gemaakt met verwijzing naar de bijgevoegde tekeningen waarin: figuur 1 een circuitschema is van een geheugencel van een DRAM-inrichting, figuren 2A tot 2H aanzichten in dwarsdoorsnede 20 zijn die processtappen weergeven voor het vervaardigen van een eerste uitvoeringsvorm van een halfgeleidergeheugencel met een boomvormige condensator volgens de uitvinding, figuren 3A tot 3E aanzichten in dwarsdoorsnede zijn die processtappen weergegeven voor het vervaardigen 25 van een tweede uitvoeringsvorm van een halfgeleidergeheugencel met een boomvormige condensator volgens de uitvinding, figuren 4A tot 4D aanzichten in dwarsdoorsnede zijn die processtappen weergegeven voor het vervaardigen 30 van een derde uitvoeringsvorm van een halfgeleidergeheugencel met een boomvormige condensator volgens de uitvinding, 1005628 13 figuren 5A tot 5C aanzichten iri dwarsdoorsnede zijn die processtappen weergegeven voor het vervaardigen van een vierde uitvoeringsvorm van een halfgeleidergeheu-gencel met een boomvormige condensator volgens de uitvin- 5 ding, figuren 6A tot 6D aanzichten in dwarsdoorsnede zijn die processtappen weergegeven voor het vervaardigen van een vijfde uitvoeringsvorm van een halfgeleidergeheu-gencel met een boomvormige condensator volgens de uitvin- 10 ding, figuren 7A tot 7D aanzichten in dwarsdoorsnede zijn die processtappen weergegeven voor het vervaardigen van een zesde uitvoeringsvorm van een halfgeleidergeheugen-cel met een boomvormige condensator volgens de uitvinding, 15 figuren 8A tot 8E aanzichten in dwarsdoorsnede zijn die processtappen weergegeven voor het vervaardigen van een zevende uitvoeringsvorm van een halfgeleidergeheu-gencel met een boomvormige condensator volgens de uitvinding, 20 figuren 9A tot 9E aanzichten in dwarsdoorsnede zijn die processtappen weergegeven voor het vervaardigen van een achtste uitvoeringsvorm van een halfgeleidergeheu-gencel met een boomvormige condensator volgens de uitvinding en 25 figuren 10A tot 10D aanzichten in dwarsdoorsnede zijn die processtappen weergegeven voor het vervaardigen van een negende uitvoeringsvorm van een halfgeleidergeheu-gencel met een boomvormige condensator volgens de uitvinding.Other objects, features and advantages of the invention will become apparent from the following detailed description of the non-limiting embodiments. The description is made with reference to the accompanying drawings in which: Figure 1 is a circuit diagram of a memory cell of a DRAM device, Figures 2A to 2H are cross-sectional views showing process steps for fabricating a first embodiment of a semiconductor memory cell having a tree capacitor according to the invention, Figures 3A to 3E are cross-sectional views showing process steps for manufacturing a second embodiment of a semiconductor memory cell with a tree capacitor according to the invention, Figures 4A to 4D are cross-sectional views showing process steps for manufacturing 30 of a third embodiment of a semiconductor memory cell with a tree-shaped capacitor according to the invention, 1005628 13 FIGS. 5A to 5C are cross-sectional views showing process steps for manufacturing a fourth embodiment of a semiconductor device. memory cell with a tree capacitor according to the invention, Figures 6A to 6D are cross-sectional views showing those process steps for fabricating a fifth embodiment of a semiconductor memory cell with a tree capacitor according to the invention, Figures 7A up to 7D cross-sectional views showing those process steps for fabricating a sixth embodiment of a semiconductor memory cell having a tree-shaped capacitor according to the invention, Figures 8A to 8E showing cross-sectional views showing process steps for fabricating a seventh embodiment of a Semiconductor memory cell with a tree capacitor according to the invention, Figures 9A to 9E are cross-sectional views showing those process steps for fabricating an eighth embodiment of a semiconductor memory cell with a tree capacitor according to the invention and Figures 10A to 10D a Cross-sectional views illustrate those process steps for fabricating a ninth embodiment of a semiconductor memory cell with a tree capacitor according to the invention.

3030

BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORMENDESCRIPTION OF THE PREFERRED EMBODIMENTS

1005628 141005628 14

Eerste voorkeursuitvoeringsvormFirst preferred embodiment

Een werkwijze voor het vervaardigen van een eerste voorkeursuitvoeringsvorm van de uitvinding die betrekking heeft op een halfgeleidergeheugeninrichting met een boom-5 vormige opslagcondensator wordt in detail beschreven met verwijzing naar de figuren 2A tot 2H.A method of manufacturing a first preferred embodiment of the invention relating to a semiconductor memory device with a tree-shaped storage capacitor is described in detail with reference to Figures 2A to 2H.

Het oppervlak van een siliciumsubstraat 10, zie figuur 2A, wordt eerst thermisch geoxydeerd met behulp van bijvoorbeeld een LOCOS-techniek (local oxydation of sili-10 con). Er wordt daarom een veldoxydelaag 12 gevormd met een dikte van ongeveer 3.000 A (angstroms) op het oppervlak van het siliciumsubstraat 10. Vervolgens wordt nogmaals een thermisch oxydatieproces uitgevoerd voor het vormen van een poortoxydelaag 14 met een dikte van ongeveer 150 A op het 15 oppervlak van het siliciumsubstraat 10. Met behulp van een chemische dampneerslagtechniek (chemical vapor deposition CVD) of met behulp van een chemische dampneerslagtechniek bij lage druk (low pressure chemical vapor deposition LP-CVD) wordt vervolgens een polysiliciumlaag opgebracht met 20 een dikte van ongeveer 2.000 A over het gehele oppervlak van het silicumsubstraat 10. Om de conductiviteit van de polysiliciumlaag te verhogen kunnen fosforionen in de polysiliciumlaag worden geïmplanteerd. Bij voorkeur wordt een hittebestendige laag aangebracht en wordt een uitgloeibe-25 werking uitgevoerd voor het vormen van een polycide laag. Als gevolg hiervan wordt de conductiviteit verder verbeterd. Het hittebestendige metaal kan bijvoorbeeld bestaan uit wolfraam opgebracht tot een dikte van ongeveer 2.000 A. Daarna wordt een conventionele fotolithografische en ets-30 techniek toegepast om de polycide laag van een patroon te voorzien. Daardoor worden poorten WL1 tot WL4 (ofwel woord-lijnen WL1 tot WL4) gevormd zoals wordt getoond in figuur 1005628 15 2A. Vervolgens worden arseenionen in het substraat 10 geïmplanteerd voor het vormen van draingebieden 16a, 16b en source-gebieden 18a, 18b. Gedurende deze implantatiestap worden de woordlijnen WL1 tot WL4 gebruikt bij wijze van 5 maskerlagen en worden de ionen geïmplanteerd met een dosering van ongeveer 1015 atomen per vierkante centimeter bij een energieniveau van ongeveer 70 KeV.The surface of a silicon substrate 10, see Figure 2A, is first thermally oxidized using, for example, a LOCOS technique (local oxidation or sili-10 con). Therefore, a field oxide layer 12 with a thickness of about 3,000 Å (angromrom) is formed on the surface of the silicon substrate 10. Subsequently, a thermal oxidation process is again performed to form a gate oxide layer 14 with a thickness of approximately 150 Å on the surface. of the silicon substrate 10. Using a chemical vapor deposition technique (chemical vapor deposition CVD) or using a chemical vapor deposition technique at low pressure (low pressure chemical vapor deposition LP-CVD), a polysilicon layer with a thickness of approximately 2,000 A is then applied. over the entire surface of the silicon substrate 10. To increase the conductivity of the polysilicon layer, phosphoric ions can be implanted into the polysilicon layer. Preferably, a heat resistant layer is applied and an annealing action is performed to form a polycide layer. As a result, the conductivity is further improved. The heat-resistant metal may, for example, consist of tungsten applied to a thickness of about 2,000 A. Thereafter, a conventional photolithographic and etching technique is used to pattern the polycide layer. Thereby, gates WL1 to WL4 (or word lines WL1 to WL4) are formed as shown in Figure 1005628 2A. Arsenic ions are then implanted into the substrate 10 to form drain regions 16a, 16b and source regions 18a, 18b. During this implantation step, the word lines WL1 to WL4 are used as 5 mask layers and the ions are implanted at a dose of about 1015 atoms per square centimeter at an energy level of about 70 KeV.

Zoals figuur 2B toont wordt een isolerende plana-riseringslaag 20 bijvoorbeeld borofosfosilicaatglas (BPSG) 10 met een dikte van ongeveer 7.000 A opgebracht met behulp van CVD. Daarna wordt een etsbeschermingslaag 22 gevormd zoals een siliciumnitridelaag met een dikte van ongeveer 1.000 A eveneens met CVD. Daarna worden achterelkaar met gebruikmaking van conventionele fotolithografische en ets-15 technieken de etsbeschermingslaag 22, de isolerende plana-riseringslaag 20 en de poortoxydelaag 14 geëtst. Hierdoor worden contactgaten 24a, 24b ten behoeve van opslagelektro-des gevormd op het bovenoppervlak van de etsbeschermingslaag 22 die zich uitstrekken tot op het oppervlak van 20 de draingebieden 16a, 16b. Vervolgens wordt een polysilici-umlaag 26 opgebracht. Bij voorkeur worden arseenionen in de polysiliciumlaag 26 geïmplanteerd ter verhoging van de con-ductiviteit. Zoals figuur 2B toont vult de polysiliciumlaag 26 de contactgaten 24a, 24b geheel op en dekt ook het op-25 pervlak van de etsbeschermingslaag 22 af.As shown in Figure 2B, an insulating planarizing layer 20, for example, borophosphosilicate glass (BPSG) 10 having a thickness of about 7,000 Å is applied using CVD. Then, an etching protection layer 22 such as a silicon nitride layer having a thickness of about 1,000 Å is also formed with CVD. Then, using conventional photolithographic and etching techniques, etch protection layer 22, insulating planarization layer 20, and gate oxide layer 14 are etched sequentially. Hereby, contact holes 24a, 24b for storage electrodes are formed on the top surface of the etch protection layer 22 which extend to the surface of the drain regions 16a, 16b. A silicone layer 26 is then applied. Preferably, arsenic ions are implanted in the polysilicon layer 26 to increase the conductivity. As Figure 2B shows, the polysilicon layer 26 completely fills the contact holes 24a, 24b and also covers the surface of the etch protection layer 22.

Een dikke isolatielaag, zie figuur 2C, zoals een siliciumdioxydelaag met een dikte van ongeveer 7.000 A wordt daarna opgebracht over de polysiliciumlaag 26. Conventionele fotolithografische en etstechnieken worden uit-30 gevoerd voor het aanbrengen van een patroon in de isolatielaag zodat isolerende kolommen 28a, 28b worden gevormd zoals wordt getoond in figuur 2C. De isolerende kolommen 28a, 1005628 16 28b bevinden zich bij voorkeur boven de draingebieden 16a en 16b en de polysiliciumlaag 26. Spleten 29 worden aldus tussen de isolerende kolommen 28a, 28b gevormd.A thick insulating layer, see Figure 2C, such as a silicon dioxide layer having a thickness of about 7,000 Å is then applied over the polysilicon layer 26. Conventional photolithographic and etching techniques are performed to pattern the insulating layer so that insulating columns 28a, 28b are formed as shown in Figure 2C. The insulating columns 28a, 1005628 16 28b are preferably located above the drain regions 16a and 16b and the polysilicon layer 26. Slits 29 are thus formed between the insulating columns 28a, 28b.

Zoals wordt getoond in figuur 2D worden met behulp 5 van CVD achtereenvolgens een isolatielaag 30, een polysili-ciumlaag 32 en een isolatielaag 34 gevormd. De isolatielagen 30 en 34 kunnen bijvoorbeeld bestaan uit een silicium-dioxydelaag. De dikte van ieder van de isolatielaag 30 en de polysiliciumlaag 32 kunnen bijvoorbeeld ongeveer 1.000 A 10 bedragen. De dikte van de isolatielaag 34 is bij voorkeur zodanig dat deze in staat is om althans de spleten 29 tussen de isolatiekolommen 28a en 28b op te vullen. In overeenstemming met de eerste voorkeursuitvoeringsvorm bedraagt de dikte van de isolatielaag 34 ongeveer 7.000 A. Om de 15 conductiviteit van de polysiliciumlaag 32 te verhogen kunnen arseenionen in de polysiliciumlaag 32 worden geïmplanteerd .As shown in Figure 2D, an insulating layer 30, a polysilicon layer 32 and an insulating layer 34 are successively formed using CVD. The insulating layers 30 and 34 may, for example, consist of a silicon dioxide layer. For example, the thickness of each of the insulating layer 30 and the polysilicon layer 32 can be about 1,000 A 10. The thickness of the insulating layer 34 is preferably such that it is able to fill at least the gaps 29 between the insulating columns 28a and 28b. In accordance with the first preferred embodiment, the thickness of the insulating layer 34 is about 7,000 A. To increase the conductivity of the polysilicon layer 32, arsenic ions can be implanted into the polysilicon layer 32.

Figuur 2E toont dat het oppervlak van de structuur dat wordt getoond in figuur 2D wordt gepolijst met behulp 20 van een chemisch/mechanische polijsttechniek (CMP) totdat althans de bovenkanten van de isolatiekolommen 28a, 28b zijn blootgelegd.Figure 2E shows that the surface of the structure shown in Figure 2D is polished using a chemical / mechanical polishing technique (CMP) until at least the tops of the isolation columns 28a, 28b are exposed.

Figuur 2F toont dat met gebruikmaking van conventionele fotolithografische en etstechnieken de isolatielaag 25 34, de polysiliciumlaag 32, de isolatielaag 30 en de poly siliciumlaag 26 worden geëtst voor het vormen van een opening 36; de opslagelektrode van de opslagcondensator van iedere geheugencel is nu bepaald door de plaatsing van de geleidingslagen. Eveneens met gebruikmaking van de bovenge-30 noemde etsstap worden de polysiliciumlagen 32 en 26 onderverdeeld in segmenten 32a, 32b respectievelijk 26a, 26b. Vervolgens worden polysilicium afstandsdelen 38a, 38b ge- 1005628 17 vormd op de zijwanden van de openingen 36. In overeenstemming met de eerste voorkeursuitvoeringsvorm kunnen de poly-silicium afstandsdelen 38a, 38b worden gevormd door het vormen van een polysiliciumlaag met een dikte van ongeveer 5 1.000 A en het terugetsen van de polysiliciumlaag voor het vormen van de afstandsdelen 38a, 38b. Arseenionen kunnen worden geïmplanteerd in de polysiliciumlaag ter verhoging van de conductiviteit van de polysilicium afstandsdelen 38a, 38b.Figure 2F shows that using conventional photolithographic and etching techniques, the insulating layer 34, the polysilicon layer 32, the insulating layer 30 and the poly silicon layer 26 are etched to form an opening 36; the storage electrode of the storage capacitor of each memory cell is now determined by the placement of the conductive layers. Also using the above-mentioned etching step, the polysilicon layers 32 and 26 are divided into segments 32a, 32b and 26a, 26b, respectively. Then, polysilicon spacers 38a, 38b are formed on the side walls of the openings 36. In accordance with the first preferred embodiment, the polysilicon spacers 38a, 38b can be formed by forming a polysilicon layer about 5,000 thick. A and etching back the polysilicon layer to form the spacers 38a, 38b. Arsenic ions can be implanted in the polysilicon layer to increase the conductivity of the polysilicon spacers 38a, 38b.

10 Er wordt nat geëtst, zie figuur 2G, met gebruikma king van de etsbeschermingslaag 22 als etseindpunt voor het verwijderen van de blootliggende siliciumdioxydelagen, namelijk de isolatielagen 34, 30 en de isolatiekolommen 28a, 28b. Na het nat etsen is de opslagelektrode van de DRAM-15 opslagcondensator voltooid. De opslagelektrode getoond in figuur 2G omvat de onderste stamvormige polysiliciumlagen 26a, 26b, de bovenste stamvormige polysiliciumlagen 38a, 38b en de takvormige polysiliciumlagen 32a, 32b welke in dwarsdoorsnede in hoofdzaak een L-vorm bezitten. De onder-20 ste stamvormige polysiliciumlagen 26a, 26b maken direct contact met de draingebieden 16a, 16b van de overbrengtran-sistor. De dwarsdoorsnede van de onderste polysiliciumlagen 26a, 26b is T-vormig. De bovenste stamvormige polysiliciumlagen 38a, 38b zijn verbonden met de randen van respectie-25 velijk de onderste stamvormige polysiliciumlagen 26a, 26b en staan in hoofdzaak verticaal, dat wil zeggen normaal ten opzichte van oppervlak van de etsbeschermingslaag 22. De bovenste stamvormige polysiliciumlagen 38a, 38b vormen holle cilinders en de dwarsdoorsnede daarvan kan cirkelvormig 30 zijn dan wel rechthoekig. De takvormige polysiliciumlagen 32a, 32b zijn verbonden met de inwendige oppervlakken van de bovenste polysiliciumlagen respectievelijk 38a, 38b en 1005628 18 strekken zich eerst horizontaal binnenwaarts uit, dat wil zeggen in de richting van de draingebieden, over een zekere afstand en vervolgens strekken deze zich verticaal opwaarts uit. De uitdrukking " boomvormige opslagelektrode" heeft 5 hierbij betrekking op de volledige opslagelektrode volgens de uitvinding, aangezien de structuur daarvan ongebruikelijk is. De condensator omvat de " boomvormige opslagelektrode" en wordt daarom de " boomvormige opslagcondensator" genoemd.Wet etching, see Figure 2G, using the etch protection layer 22 as an etching end point to remove the exposed silicon dioxide layers, namely the insulation layers 34, 30 and the insulation columns 28a, 28b. After wet etching, the storage electrode of the DRAM-15 storage capacitor is completed. The storage electrode shown in Figure 2G includes the lower stem-shaped polysilicon layers 26a, 26b, the upper stem-shaped polysilicon layers 38a, 38b, and the branch-shaped polysilicon layers 32a, 32b which are substantially L-shaped in cross section. The bottom stem-shaped polysilicon layers 26a, 26b make direct contact with the drain regions 16a, 16b of the transfer transistor. The cross section of the lower polysilicon layers 26a, 26b is T-shaped. The top stem polysilicon layers 38a, 38b are bonded to the edges of the bottom stem polysilicon layers 26a, 26b, respectively, and are substantially vertical, that is, normal to surface of the etch protection layer 22. The top stem polysilicon layers 38a, 38b form hollow cylinders and their cross section may be circular or rectangular. The branch-shaped polysilicon layers 32a, 32b are connected to the inner surfaces of the upper polysilicon layers 38a, 38b and 1005628 18, respectively, first extend horizontally inwards, i.e. in the direction of the drain regions, a certain distance and then they extend vertically upward. The term "tree-shaped storage electrode" herein refers to the entire storage electrode of the invention, since its structure is unusual. The capacitor includes the "tree-shaped storage electrode" and is therefore called the "tree-shaped storage capacitor".

10 Figuur 2H toont dat dielektrische films 40a, 40b worden gevormd op het oppervlak van de opslagelektrodes 26a, 32a, 38a en 26b, 32b, 38b. Iedere dielektrische film 40a, 40b kan bijvoorbeeld bestaan uit een siliciumdioxyde-laag, een siliciumnitridelaag, een NO-structuur (silicium-15 nitride/siliciumdioxyde) of een ONO-structuur (siliciumdi-oxyde/siliciumnitride/siliciumdioxyde). Vervolgens worden tegenovergelegen elektrodes 42 bestaande uit polysilicium gevormd op het oppervlak van de dielektrische films 40a, 40b. De tegenovergelegen elektrodes worden vervaardigd door 20 het vormen van een polysiliciumlaag met een dikte van bijvoorbeeld ongeveer 1.000 A met behulp van CVD, het doteren van de polysiliciumlaag met bijvoorbeeld een dotering van het n-type ter verhoging van de conductiviteit en het aanbrengen van een patroon in de polysiliciumlaag met gebruik-25 making van conventionele fotolithografische en etstechnieken. De opslagcondensator van de DRAM-cel is hiermede voltooid.Figure 2H shows that dielectric films 40a, 40b are formed on the surface of the storage electrodes 26a, 32a, 38a and 26b, 32b, 38b. For example, each dielectric film 40a, 40b may consist of a silicon dioxide layer, a silicon nitride layer, an NO structure (silicon-15 nitride / silicon dioxide), or an ONO structure (silicon dioxide / silicon nitride / silicon dioxide). Then, opposite electrodes 42 consisting of polysilicon are formed on the surface of the dielectric films 40a, 40b. The opposite electrodes are made by forming a polysilicon layer with a thickness of, for example, about 1,000 A using CVD, doping the polysilicon layer with, for example, n-type doping to increase conductivity and patterning in the polysilicon layer using conventional photolithographic and etching techniques. The storage capacitor of the DRAM cell is thus completed.

Alhoewel niet in de figuur 2H getoond zal het duidelijk zijn voor de vakman dat woordlijnen, aansluiteilan-30 den, interconnecties, passiveringen en verpakkingen kunnen worden vervaardigd in overeenstemming met conventionele procédés voor het completeren van de DRAM IC. Aangezien de- 1005628 19 ze conventionele procédés niet samenhangen met de eigenschappen van de uitvinding is het niet noodzakelijk deze in detail te beschrijven.Although not shown in Figure 2H, it will be apparent to those skilled in the art that wordlines, terminations, interconnections, passivations, and packages can be manufactured in accordance with conventional DRAM IC completion processes. Since these conventional processes are not related to the features of the invention, it is not necessary to describe them in detail.

Bij de eerste uitvoeringsvorm wordt de onderste 5 polysiliciumlaag 26 onderverdeeld in onderste stamvormige polysiliciumlagen 26a, 26b bij iedere geheugencel zoals wordt getoond in figuur 2F. In overeenstemming met een andere voorkeursuitvoeringsvorm van de uitvinding kan de polysiliciumlaag 26 evenwel van een patroon worden voorzien 10 zodat deze onderste stamvormige polysiliciumlagen 26a, 26b vormt voor iedere geheugencel juist nadat de polysiliciumlaag 26 is opgebracht, zoals wordt getoond in figuur 2B. De verdere bewerkingen worden vervolgens op dezelfde wijze als hierboven werd beschreven uitgevoerd.In the first embodiment, the bottom polysilicon layer 26 is divided into bottom stem polysilicon layers 26a, 26b at each memory cell as shown in Figure 2F. In accordance with another preferred embodiment of the invention, however, the polysilicon layer 26 may be patterned so that it forms lower stem polysilicon layers 26a, 26b for each memory cell just after the polysilicon layer 26 has been applied, as shown in Figure 2B. The further operations are then carried out in the same manner as described above.

1515

Tweede voorkeursuitvoeringsvormSecond preferred embodiment

Bij de eerste uitvoeringsvorm omvat iedere opslag-elektrode slechts een takvormige elektrodelaag die in hoofdzaak L-vormig is in dwarsdoorsnede. De uitvinding is 20 evenwel tot deze specifieke uitvoeringsvorm niet beperkt. Het aantal in hoofdzaak L-vormige takvormige elektrodes kan twee, drie of meer bedragen. Een opslagelektrode met twee takvormige elektrodelagen van in hoofdzaak L-vormige dwarsdoorsnede wordt beschreven als de tweede voorkeursuitvoe-25 ringsvorm.In the first embodiment, each storage electrode comprises only a branch-shaped electrode layer which is substantially L-shaped in cross section. However, the invention is not limited to this specific embodiment. The number of substantially L-shaped branch-shaped electrodes can be two, three or more. A storage electrode with two branch-shaped electrode layers of substantially L-shaped cross section is described as the second preferred embodiment.

Een werkwijze voor het vervaardigen van de tweede voorkeursuitvoeringsvorm van de uitvinding, die betrekking heeft op een halfgeleidergeheugeninrichting met een boomvormige opslagcondensator wordt in detail beschreven met 30 verwijzing naar de figuren 3A tot 3E.A method of manufacturing the second preferred embodiment of the invention, which relates to a semiconductor memory device with a tree storage capacitor, is described in detail with reference to Figures 3A to 3E.

De boomvormige opslagcondensator van de tweede uitvoeringsvorm is gebaseerd op de wafelstructuur van fi- 1005628 20 guur 2C. Elementen in figuren 3A tot 3E die identiek zijn met die in figuur 2C worden weergegeven met dezelfde ver-wij zingscij fers.The tree-shaped storage capacitor of the second embodiment is based on the wafer structure of Figure 2 562. Elements in Figures 3A to 3E identical to those in Figure 2C are shown with the same reference numerals.

Zoals de figuren 2C en 3A tonen wordt CVD uitge-5 voerd voor het om en om vormen van isolatielagen en polysi-liciumlagen, in het bijzonder een isolatielaag 44, een po-lysiliciumlaag 46, een isolatielaag 48, een polysilicium-laag 50 en een isolatielaag 52 zoals wordt getoond in figuur 3A. De isolatielagen 44, 48 en 52 kunnen bijvoorbeeld 10 bestaan uit siliciumdioxydelaag. De dikte van de isolatielagen 44, 48 en de polysiliciumlagen 46, 50 kunnen bijvoorbeeld 1.000 A bedragen. De dikte van de isolatielaag 52 kan bijvoorbeeld 7.000 A bedragen en vult bij voorkeur de spleet 29 tussen de isolatiekolommen 28a, 28b op. Ter ver-15 hoging van de conductiviteit van de polysiliciumlagen kunnen ionen zoals arseenionen in de polysiliciumlagen worden geïmplanteerd.As Figures 2C and 3A show, CVD is performed for alternately forming insulation layers and polysilicon layers, in particular an insulating layer 44, a polysilicon layer 46, an insulating layer 48, a polysilicon layer 50 and a insulating layer 52 as shown in Figure 3A. The insulating layers 44, 48 and 52 can for instance consist of silicon dioxide layer. For example, the thickness of the insulating layers 44, 48 and the polysilicon layers 46, 50 may be 1,000 A. The thickness of the insulating layer 52 can be, for example, 7,000 Å and preferably fills the gap 29 between the insulating columns 28a, 28b. To increase the conductivity of the polysilicon layers, ions such as arsenic ions can be implanted in the polysilicon layers.

Zoals figuur 3B toont kan een CMP-techniek worden toegepast voor het polijsten van het oppervlak van de 20 structuur in figuur 3A totdat althans de toppen van de isolatiekolommen 28a, 28b zijn blootgelegd.As Figure 3B shows, a CMP technique can be used to polish the surface of the structure in Figure 3A until at least the tops of the isolation columns 28a, 28b are exposed.

Conventionele fotolithografische en etstechnieken worden toegepast, zie figuur 3C, voor het etsen van de isolatielaag 52, de polysiliciumlaag 50, de isolatielaag 48, 25 de polysiliciumlaag 46, de isolatielaag 44 en de polysiliciumlaag 26, aldus wordt een opening 54 gevormd en wordt de opslagelektrode van de opslagcondensator voor iedere geheu-gencel van een patroon voorzien. Met behulp van de hierboven genoemde etsstap worden bovendien de polysiliciumlagen 30 50, 46 en 26 onderverdeeld in respectievelijk de segmenten 50a, 50b, 46a, 46b en 26a, 26b. Vervolgens worden polysili-cium afstandsdelen 56a, 56b gevormd op de zijwanden van de 1005628 21 opening 54. In overeenstemming met de tweede voorkeursuitvoeringsvorm kunnen de polysilicium afstandsdelen 56a, 56b worden gevormd door het vormen van een polysiliciumlaag met een dikte van ongeveer 1.000 A en terugetsen van de polysi-5 liciumlaag voor het vormen van de afstandsdelen 56a, 56b. Arseenionen kunnen worden geïmplanteerd in de polysiliciumlaag ter verhoging van de conductiviteit van de polysilicium afstandsdelen 56a, 56b.Conventional photolithographic and etching techniques are used, see Fig. 3C, for etching the insulating layer 52, the polysilicon layer 50, the insulating layer 48, the polysilicon layer 46, the insulating layer 44 and the polysilicon layer 26, thus forming an opening 54 and the storage electrode of the storage capacitor for each memory cell. Moreover, with the aid of the above-mentioned etching step, the polysilicon layers 30, 50, 46 and 26 are divided into segments 50a, 50b, 46a, 46b and 26a, 26b, respectively. Subsequently, polysilicon spacers 56a, 56b are formed on the sidewalls of the 1005628 21 opening 54. In accordance with the second preferred embodiment, the polysilicon spacers 56a, 56b can be formed by forming a polysilicon layer about 1,000 Å thick and etching back of the polysilicon layer to form the spacers 56a, 56b. Arsenic ions can be implanted in the polysilicon layer to increase the conductivity of the polysilicon spacers 56a, 56b.

Zoals figuur 3D toont wordt er nat geëtst met ge-10 bruikmaking van de etsbeschermingslaag 22 als etseindpunt ter verwijdering van de blootliggende siliciumdioxydelagen, namelijk de isolatielagen 52, 48 en 44 en de isolatiekolom-men 28a, 28b. Na het nat etsen is de opslagelektrode van de DRAM-opslagcondensator voltooid. De opslagelektrode getoond 15 in figuur 3D omvat de onderste stamvormige polysiliciumla-gen 26a, 26b, de bovenste stamvormige polysiliciumlagen 56a, 56b en de twee lagen van takvormige polysilicium 46a, 50a en 46b, 50b die in doorsnede in hoofdzaak L-vormig zijn. De onderste stamvormige polysiliciumlagen 26a, 26b 20 maken direct contact met de draingebieden 16a, 16b van de overbrengtransistor. De dwarsdoorsnedes van de onderste polysiliciumlagen 26a, 26b zijn T-vormig. De bovenste polysiliciumlagen 56a, 56b zijn verbonden met de randen van de onderste stamvormige polysiliciumlagen 26a respectievelijk 25 26b en staan in hoofdzaak verticaal. De bovenste stamvormi ge polysiliciumlagen 56a, 56b zijn gevormd als holle cilinders waarvan de dwarsdoorsnede cirkelvormig kan zijn dan wel rechthoekig. De twee lagen van het takvormige polysilicium 46a, 50a, 46b, 50b zijn verbonden met de inwendige op-30 pervlakken van de bovenste polysiliciumlagen 56a respectie-vleijk 56b en strekken zich eerst horizontaal binnenwaarts r10 0 5 € 2 2 22 uit over een zekere afstand en vervolgens verticaal opwaarts .As shown in Figure 3D, wet etching is used using the etch protection layer 22 as the etching end point to remove the exposed silicon dioxide layers, namely the insulating layers 52, 48 and 44 and the insulating columns 28a, 28b. After wet etching, the storage electrode of the DRAM storage capacitor is completed. The storage electrode shown in Figure 3D includes the bottom stem-shaped polysilicon layers 26a, 26b, the top stem-shaped polysilicon layers 56a, 56b and the two layers of branch-shaped polysilicon 46a, 50a and 46b, 50b which are substantially L-shaped in cross-section. The lower stem-shaped polysilicon layers 26a, 26b 20 make direct contact with the drain regions 16a, 16b of the transfer transistor. The cross sections of the lower polysilicon layers 26a, 26b are T-shaped. The top polysilicon layers 56a, 56b are bonded to the edges of the bottom stem polysilicon layers 26a and 26b, respectively, and are generally vertical. The top stem-shaped polysilicon layers 56a, 56b are formed as hollow cylinders, the cross section of which may be circular or rectangular. The two layers of the branch-shaped polysilicon 46a, 50a, 46b, 50b are bonded to the interior surfaces of the upper polysilicon layers 56a and 56b respectively and first extend horizontally inwardly r10 0 5 € 2 2 22 and then vertically upwards.

De dielektrische films 58a, 58b, zie figuur 3EE, zijn gevormd op het oppervlak van de opslagelektrodes 26a, 5 46a, 50a, 56a respectievelijk 26b, 46b, 50b, 56b. Vervol gens worden tegenovergelegen elektrodes 60 bestaande uit polysilicium gevormd op het oppervlak van de dielektrische films 58a, 58b. De tegenovergelegen elektrodes worden vervaardigd door het vormen van een polysiliciumlaag met een 10 dikte van bijvoorbeeld 1.000 A met behulp van CVD, het doteren van de polysiliciumlaag met bijvoorbeeld een dotering van het n-type ter verhoging van de conductiviteit en het aanbrengen van een patroon in de polysiliciumlaag met gebruikmaking van conventionele fotolithografische en ets-15 technieken. De opslagcondensator van de DRAM-cel is hiermede voltooid.The dielectric films 58a, 58b, see Figure 3EE, are formed on the surface of the storage electrodes 26a, 46a, 50a, 56a and 26b, 46b, 50b, 56b, respectively. Then, opposite electrodes 60 consisting of polysilicon are formed on the surface of the dielectric films 58a, 58b. The opposite electrodes are manufactured by forming a polysilicon layer with a thickness of, for example, 1,000 A using CVD, doping the polysilicon layer with, for example, n-type doping to increase conductivity and patterning in the polysilicon layer using conventional photolithographic and etching techniques. The storage capacitor of the DRAM cell is thus completed.

Derde voorkeursuitvoeringsvormThird preferred embodiment

Bij de eerste en tweede voorkeursuitvoeringsvormen 20 bezitten de takvormige elektrodelagen van de opslagelektro-de L-vormige dwarsdoorsnede. De uitvinding is daartoe evenwel niet beperkt. Een takvormige elektrodelaag met een kolomvormige dwarsdoorsnede zal worden beschreven als de volgende voorkeursuitvoeringsvorm.In the first and second preferred embodiments 20, the branch-shaped electrode layers of the storage electrode have an L-shaped cross section. However, the invention is not limited thereto. A branch-shaped electrode layer with a columnar cross-section will be described as the following preferred embodiment.

25 Een proces voor de vervaardiging van de derde voorkeursuitvoeringsvorm van de uitvinding die betrekking heeft op een halfgeleidergeheugeninrichting met een boomvormige opslagcondensator wordt in detail beschreven met verwijzing naar de figuren 4A tot 4D.A process for the manufacture of the third preferred embodiment of the invention relating to a semiconductor memory device having a tree-shaped storage capacitor is described in detail with reference to Figures 4A to 4D.

30 De boomvormige opslagcondensator van de derde uit voeringsvorm is gebaseerd op de wafelstructuur van figuur 2C en omvat verdere elementen. Elementen in figuur 4A tot 1005628 23 4D die identiek zijn met die in figuur 2C zijn aangeduid met dezelfde verwijzingscijfers.The tree-shaped storage capacitor of the third embodiment is based on the wafer structure of Figure 2C and includes further elements. Elements in Figures 4A to 1005628 23 4D that are identical to those in Figure 2C are identified by the same reference numerals.

Polysilicium afstandsdelen 62a, 62b, zie de figuren 2C en 4A, worden gevormd op de zijwanden van de isola-5 tiekolommen 28a, 28b. In overeenstemming met de derde voorkeursuitvoeringsvorm worden de polysilicium afstandsdelen 62a, 62b vervaardigd door het opbrengen van een polysilici-umlaag met een dikte van ongeveer 1.000 A en terugetsen van de polysiliciumlaag voor het vormen van de afstandsdelen 10 62a, 62b. Om de conductiviteit van de polysiliciumlaag te verhogen kunnen ionen zoals arseen worden geïmplanteerd in de polysiliciumlaag. Vervolgens wordt CVD uitgevoerd voor het opbrengen van een dikke isolatielaag 64. Bij voorkeur wordt daardoor de spleet tussen de isolatiekolommen 28a, 15 28b opgevuld.Polysilicon spacers 62a, 62b, see Figures 2C and 4A, are formed on the side walls of the insulating columns 28a, 28b. In accordance with the third preferred embodiment, the polysilicon spacers 62a, 62b are prepared by applying a polysilicon layer about 1,000 Å thick and etching back the polysilicon layer to form the spacers 62a, 62b. To increase the conductivity of the polysilicon layer, ions such as arsenic can be implanted in the polysilicon layer. CVD is then performed to apply a thick insulating layer 64. Preferably, the gap between the insulating columns 28a, 28b is filled thereby.

Een CMP-techniek wordt gebruikt, zie figuur 4B, voor het polijsten van het oppervlakken van de structuur getoond in figuur 4A bij voorkeur totdat de toppen van de isolatiekolommen 28a, 28b en de polysilicium afstandsdelen 20 62a, 62b zijn blootgelegd.A CMP technique is used, see Figure 4B, for polishing the surfaces of the structure shown in Figure 4A preferably until the tops of the insulating columns 28a, 28b and the polysilicon spacers 62a, 62b are exposed.

Figuur 4C toont dat conventionele fotolithografi-sche en etstechnieken worden toegepast voor het etsen van de dikke isolatielaag 64 en de polysiliciumlaag 26, aldus wordt een opening 66 gevormd en wordt de opslagelektrode 25 van de opslagcondensator voor iedere geheugencel van een patroon voorzien. Eveneens met gebruikmaking van de bovengenoemde etsstap wordt de polysiliciumlaag 26 onderverdeeld in segmenten 26a respectievelijk 26b. Vervolgens worden polysilicium afstandsdelen 68a, 68b gevormd op de zijwanden 30 van de openingen 66.Figure 4C shows that conventional photolithography and etching techniques are used to etch the thick insulating layer 64 and the polysilicon layer 26, thus forming an opening 66 and patterning the storage electrode 25 of the storage capacitor for each memory cell. Also using the above etching step, the polysilicon layer 26 is divided into segments 26a and 26b, respectively. Then, polysilicon spacers 68a, 68b are formed on the side walls 30 of the openings 66.

Figuur 4D toont dat er nat wordt geëtst met gebruikmaking van de etsbeschermingslaag 22 als een etseind- 1005628 24 punt voor het verwijderen van de blootliggende siliciumdi-oxydelagen namelijk de isolatielaag 64 en de isolatiekolom-men 28a, 28b. Na het nat etsen is de opslagelektrode van de DRAM-opslagcondensator voltooid. De opslagelektrode die 5 wordt getoond in figuur 4D omvat de onderste stamvormige polysiliciumlagen 26a, 26b, de bovenste stamvormige polysi-liciumlagen 68a, 68b en de takvormige polysiliciumlagen 62a, 62b welke in dwarsdoorsnede in hoofdzaak kolomvormig zijn. De onderste stamvormige polysiliciumlagen 26a, 26b 10 maken direct contact met de draingebieden 16a, 16b van de overbrengtransistor. De dwarsdoorsnedes van de onderste polysiliciumlagen 26a, 26b zijn T-vormig. De bovenste stamvormige polysiliciumlagen 68a, 68b verbinden de randen van de onderste stamvormige polysiliciumlagen 26a, 26b en staan 15 in hoofdzaak verticaal. De bovenste stamvormige polysiliciumlagen 68a, 68b zijn gevormd als holle cilinders waarvan de dwarsdoorsnede cirkelvormig kan zijn dan wel rechthoekig. De takvormige polysiliciumlagen 62a, 62b zijn verbonden met het bovenoppervlak van de onderste stamvormige po-20 lysiliciumlagen 26a, 26b en strekken zich opwaarts uit. In overeenstemming met de derde voorkeursuitvoeringsvorm zijn de polysiliciumlagen 62a, 62b in hoofdzaak gevormd als holle cilinders waarvan de dwarsdoorsnedes vooral afhangen van de dwarsdoorsnede van de isolatiekolommen 28a, 28b die cir-25 keivormig kunnen zijn dan wel rechthoekig. De takvormige polysiliciumlagen 62a, 62b bevinden zich tussen de bovenste stamvormige polysiliciumlagen 68a, 68b.Figure 4D shows wet etching using the etch protection layer 22 as an etching end point 1005628 24 point to remove the exposed silicon dioxide layers namely the insulation layer 64 and the insulation columns 28a, 28b. After wet etching, the storage electrode of the DRAM storage capacitor is completed. The storage electrode shown in Figure 4D includes the bottom stem-shaped polysilicon layers 26a, 26b, the top stem-shaped polysilicon layers 68a, 68b, and the branch-shaped polysilicon layers 62a, 62b which are substantially columnar in cross section. The lower stem-shaped polysilicon layers 26a, 26b 10 make direct contact with the drain regions 16a, 16b of the transfer transistor. The cross sections of the lower polysilicon layers 26a, 26b are T-shaped. The top stem polysilicon layers 68a, 68b join the edges of the bottom stem polysilicon layers 26a, 26b and are substantially vertical. The top stem-shaped polysilicon layers 68a, 68b are formed as hollow cylinders, the cross section of which may be circular or rectangular. The branch polysilicon layers 62a, 62b are bonded to the top surface of the lower stem polysilicon layers 26a, 26b and extend upwardly. In accordance with the third preferred embodiment, the polysilicon layers 62a, 62b are mainly formed as hollow cylinders, the cross sections of which depend mainly on the cross section of the insulating columns 28a, 28b, which may be circular or rectangular. The branch-shaped polysilicon layers 62a, 62b are located between the upper stem-shaped polysilicon layers 68a, 68b.

Vierde voorkeursuitvoeringsvorm 30 De volgende vierde voorkeursuitvoeringsvorm van de opslagcondensator die is voorzien van takvormige elektrode-lagen met een L-vormige dwarsdoorsnede en takvormige elek- 1005628 25 trodelagen met in dwarsdoorsnede een kolomvorm wordt beschreven. De vierde voorkeursuitvoeringsvorm wordt tot stand gebracht door het combineren van aspecten van de eerste en derde voorkeursuitvoeringsvorm. Er wordt zodoende 5 een structuur geconstrueerd die een combinatie is van de eigenschappen van de eerste en derde voorkeursuitvoeringsvormen .Fourth Preferred Embodiment The following fourth preferred embodiment of the storage capacitor having branch-shaped electrode layers with an L-shaped cross-section and branch-shaped electrode layers with a column-shaped cross-section is described. The fourth preferred embodiment is accomplished by combining aspects of the first and third preferred embodiments. Thus, a structure is constructed which is a combination of the properties of the first and third preferred embodiments.

Een proces voor het vervaardigen van de vierde uitvoeringsvorm van de uitvinding die betrekking heeft op 10 een halfgeleidergeheugeninrichting met een boomvormige op-slagcondensator wordt in detail beschreven met verwijzing naar de figuren 5A tot 5C.A process for manufacturing the fourth embodiment of the invention relating to a semiconductor memory device with a tree storage capacitor is described in detail with reference to Figures 5A to 5C.

De opslagcondensator van de vierde uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 2C. Elementen 15 in de figuren 5A tot 5E die identiek zijn met die in figuur 2C worden aangeduid met dezelfde verwijzingscijfers.The storage capacitor of the fourth embodiment is based on the wafer structure of Figure 2C. Elements 15 in Figures 5A to 5E which are identical to those in Figure 2C are designated by the same reference numerals.

Polysilicium afstandsdelen 70a, 70b, zie figuur 2C en 5A, worden op de zijwanden gevormd van de isolatiekolom-men 28a respectievelijk 28b. De polysilicium afstandsdelen 20 worden vervaardigd door een polysiliciumlaag op te brengen met een dikte van ongeveer 1.000 A en de polysiliciumlaag terug te etsen voor het vormen van afstandsdelen. Vervolgens worden achterelkaar een isolatielaag 72 en een polysiliciumlaag 74 opgebracht met behulp van CVD. Daarna wordt 25 een dikke isolatielaag opgebracht.Polysilicon spacers 70a, 70b, see Figures 2C and 5A, are formed on the side walls of the insulating columns 28a and 28b, respectively. The polysilicon spacers 20 are prepared by applying a polysilicon layer having a thickness of about 1,000 Å and etching the polysilicon layer back to form spacers. Then an insulating layer 72 and a polysilicon layer 74 are applied in succession by means of CVD. Then a thick insulating layer is applied.

De getoonde structuur, zie figuur 5B, is geconstrueerd met de processen die hiervoor zijn beschreven met verwijzing naar de figuren 2E en 2F. Met andere woorden wordt een CMP-techniek toegepast voor het polijsten van het 30 oppervlak van de structuur getoond in figuur 5A totdat de toppen van de isolatiekolommen 28a, 28b, de toppen van de '10 0 5 6 2 8 26 polysilicium afstandsdelen 70a, 70b en de toppen van de po-lysiliciumlaag 74 zijn blootgelegd.The structure shown, see Figure 5B, is constructed with the processes described above with reference to Figures 2E and 2F. In other words, a CMP technique is applied to polish the surface of the structure shown in Figure 5A until the tops of the isolation columns 28a, 28b, the tops of the '10 0 5 6 2 8 26 polysilicon spacers 70a, 70b and the tops of the polysilicon layer 74 are exposed.

Conventionele fotolithografische en etstechnieken worden gebruikt voor het etsen van achtereenvolgens de iso-5 latielaag 76, de polysiliciumlaag 74, de isolatielaag 72 en de polysiliciumlaag 26 zodat een opening 78 wordt gevormd en de opslagelektrode van de opslagcondensator voor iedere geheugencel van een patroon wordt voorzien. Door de voorgaand genoemde etsstap worden ook de polysiliciumlagen 74 10 en 26 onderverdeeld respectievelijk in segmenten 74a, 74b en 26a, 26b. Daarna worden polysilicium afstandsdelen 80a, 80b gevormd op de zijwanden van de opening 78.Conventional photolithographic and etching techniques are used to etch successively the isolation layer 76, the polysilicon layer 74, the insulating layer 72, and the polysilicon layer 26 to form an opening 78 and pattern the storage capacitor of the storage capacitor for each memory cell. By the aforementioned etching step, the polysilicon layers 74, 10 and 26 are also divided into segments 74a, 74b and 26a, 26b, respectively. Thereafter, polysilicon spacers 80a, 80b are formed on the side walls of the opening 78.

Figuur 5C toont dat nat etsen wordt uitgevoerd met gebruikmaking van de etsbeschermingslaag 22 bij wijze van 15 etseindpunt voor het verwijderen van de blootliggende sili-ciumdioxydelagen bestaande uit de isolatielagen 76 en 72 en de isolatiekolommen 28a, 28b. Na het nat etsen is de op-slagelektrode van de DRAM-opslagcondensator voltooid. De opslagelektrode die wordt getoond in figuur 5C omvat de on-20 derste stamvormige polysiliciumlagen 26a, 26b, de bovenste stamvormige polysiliciumlagen 80a, 80b, de takvormige polysiliciumlagen 70a, 70b die in dwarsdoorsnede in hoofdzaak kolomvormig zijn alsmede de takvormige polysiliciumlagen 74a, 74b met een in hoofdzaak L-vormige dwarsdoorsnede.Figure 5C shows that wet etching is performed using the etch protection layer 22 as an etching end point to remove the exposed silicon layers consisting of the insulation layers 76 and 72 and the insulation columns 28a, 28b. After wet etching, the storage electrode of the DRAM storage capacitor is completed. The storage electrode shown in Figure 5C includes the lower stem-shaped polysilicon layers 26a, 26b, the upper stem-shaped polysilicon layers 80a, 80b, the branch-shaped polysilicon layers 70a, 70b which are substantially columnar in cross-section as well as the branch-shaped polysilicon layers 74a, 74b substantially L-shaped cross section.

25 De onderste stamvormige polysiliciumlagen 26a, 26b maken direct contact met de draingebieden 16a, 16b van de overbrengtransistor. De dwarsdoorsnedes van de onderste polysiliciumlagen 26a, 26b zijn T-vormig. De bovenste stamvormige polysiliciumlagen 80a, 80b maken contact met de 30 randen van de onderste stamvormige polysiliciumlagen 26a, 26b en staan in hoofdzaak verticaal. De bovenste stamvormige polysiliciumlagen 80a, 80b zijn gevormd als holle cilin- 1005626 27 ders, de dwarsdoorsnedes daarvan kunnen cirkelvormig zijn dan wel rechthoekig. De takvormige polysiliciumlagen 74a, 74b met in hoofdzaak L-vormige dwarsdoorsnede verbinden het inwendige oppervlak van de bovenste polysiliciumlagen 80a, 5 80b, strekken zich binnenwaarts horizontaal over een zekere afstand uit en strekken zich vervolgens in hoofdzaak opwaarts uit. De takvormige polysiliciumlagen 70a, 70b die in dwarsdoorsnede in hoofdzaak kolomvormig zijn, zijn verbonden met de bovenoppervlakken van de onderste stamvormige 10 polysiliciumlagen 26a, 26b en strekken zich in hoofdzaak opwaarts uit. De takvormige polysiliciumlagen 70a, 70b zijn in hoofdzaak gevormd als holle cilinders.The lower stem-shaped polysilicon layers 26a, 26b make direct contact with the drain regions 16a, 16b of the transfer transistor. The cross sections of the lower polysilicon layers 26a, 26b are T-shaped. The top stem polysilicon layers 80a, 80b contact the edges of the bottom stem polysilicon layers 26a, 26b and are generally vertical. The upper stem-shaped polysilicon layers 80a, 80b are formed as hollow cylinders, the cross sections of which may be circular or rectangular. The branch-shaped polysilicon layers 74a, 74b of substantially L-shaped cross section connect the interior surface of the upper polysilicon layers 80a, 80b, extend horizontally inwardly over a certain distance, and then extend substantially upwardly. The branch-shaped polysilicon layers 70a, 70b which are substantially columnar in cross-section are joined to the upper surfaces of the lower stem-shaped polysilicon layers 26a, 26b and extend substantially upwardly. The branch-shaped polysilicon layers 70a, 70b are mainly formed as hollow cylinders.

Vijfde voorkeursuitvoeringsvorm 15 Een andere opslagelektrode met een structuur die soortgelijk is aan degene die werd geopenbaard als de vierde uitvoeringsvorm maar op een andere wijze vervaardigd wordt geopenbaard als de vijfde voorkeursuitvoeringsvorm.Fifth Preferred Embodiment Another storage electrode having a structure similar to that disclosed as the fourth embodiment but manufactured in a different manner is disclosed as the fifth preferred embodiment.

Een proces voor het vervaardigen van de vijfde 20 voorkeursuitvoeringsvorm van de uitvinding die betrekking heeft op een halfgeleidergeheugeninrichting met een boomvormige opslagcondensator wordt in detail beschreven met verwijzing naar de figuren 6A tot 6D.A process for manufacturing the fifth preferred embodiment of the invention relating to a semiconductor memory device with a tree storage capacitor is described in detail with reference to Figures 6A to 6D.

De opslagcondensator van de vijfde uitvoeringsvorm 25 is gebaseerd op de wafelstructuur van figuur 2C. Elementen in de figuren 6A tot 6D die identiek zijn met die van figuur 2C worden aangeduid met dezelfde verwijzingscijfers.The storage capacitor of the fifth embodiment 25 is based on the wafer structure of Figure 2C. Elements in Figures 6A to 6D which are identical to those of Figure 2C are indicated by the same reference numerals.

Polysiliciumlagen, zie figuren 2C en 6A, en isolatielagen worden afwisselend opgebracht met gebruikmaking 30 van CVD. Zoals in figuur 6A wordt getoond worden achtereenvolgens een polysiliciumlaag 84, een isolatielaag 86, een 1005628 28 polysiliciumlaag 88, alsmede een dikke isolatielaag 90 opgebracht .Polysilicon layers, see Figures 2C and 6A, and insulating layers are alternately applied using CVD. As shown in Figure 6A, a polysilicon layer 84, an insulating layer 86, a 1005628 28 polysilicon layer 88, and a thick insulating layer 90 are successively applied.

Figuur 6B toont dat een CMP-techniek wordt toegepast voor het polijsten van het oppervlak van de structuur 5 getoond in figuur 6A totdat de toppen van de isolatiekolom-men 28a, 28b zijn blootgelegd.Figure 6B shows that a CMP technique is used to polish the surface of the structure 5 shown in Figure 6A until the tops of the isolation columns 28a, 28b are exposed.

Conventionele fotolithografische en etstechnieken worden toegepast, zie figuur 6C, voor het opvolgend etsen van de isolatielaag 90, de polysiliciumlaag 88, de isola-10 tielaag 86, de polysiliciumlaag 84 en de polysiliciumlaag 26; aldus wordt een opening 92 gevormd en wordt een patroon aangebracht voor de opslagelektrode van de opslagcondensa-tor voor iedere geheugencel. Door de hierboven genoemde etsstap worden tevens de polysiliciumlagen 88, 84 en 26 on-15 derverdeeld in segmenten 88a, 88b, 84a, 84b respectievelijk 26a, 26b. Vervolgens worden polysilicium afstandsdelen 94a, 94b gevormd op de zijwanden van de opening 92.Conventional photolithographic and etching techniques are used, see Figure 6C, for subsequent etching of the insulating layer 90, the polysilicon layer 88, the insulating layer 86, the polysilicon layer 84 and the polysilicon layer 26; thus an opening 92 is formed and a pattern is made for the storage electrode of the storage capacitor for each memory cell. By the above-mentioned etching step, the polysilicon layers 88, 84 and 26 are also subdivided into segments 88a, 88b, 84a, 84b and 26a, 26b, respectively. Then, polysilicon spacers 94a, 94b are formed on the side walls of the opening 92.

Er wordt nat geëtst, zie figuur 6D, met gebruikmaking van de etsbeschermingslaag 22 als een etseindpunt voor 20 het verwijderen van de blootliggende siliciumdioxydelagen, namelijk de isolatielagen 90 en 86 en de isolatiekolommen 28a, 28b. Na het nat etsen is de opslagelektrode van de DRAM-opslagcondensator voltooid. De opslagelektrode getoond in figuur 6D omvat de onderste polysiliciumlagen 26a, 26b, 25 de bovenste stamvormige polysiliciumlagen 94a, 94b en de twee lagen van takvormig polysilicium 84a, 88a, 84b, 88b met in doorsnede in hoofdzaak een L-vorm. De onderste stamvormige polysiliciumlagen 26a, 26b maken direct contact met de draingebieden 16a, 16b van de overbrengtransistor. De 30 dwarsdoorsnedes van de onderste polysiliciumlagen 26a, 26b zijn T-vormig. De bovenste stamvormige polysiliciumlagen 94a, 94b zijn verbonden met de randen van de onderste stam- '10 0 5 6 2 8 29 vormige polysiliciumlagen respectievelijk 26a, 26b en staan in hoofdzaak verticaal. De bovenste stamvormige polysiliciumlagen 94a, 94b zijn gevormd als holle cilinders waarvan de dwarsdoorsnedes cirkelvormig kunnen zijn dan wel recht-5 hoekig. De twee lagen takvormige polysiliciumlagen 84a, 88a, 84b, 88b zijn verbonden met de inwendige oppervlakken van de bovenste stamvormige polysiliciumlagen 94a respectievelijk 94b en strekken zich eerst binnenwaarts over een zekere afstand uit en vervolgens in hoofdzaak opwaarts. De 10 structuur volgens deze voorkeursuitvoeringsvorm verschilt van de tweede voorkeursuitvoeringsvorm (figuur 3A tot 3E) doordat de onderkanten van de takvormige polysiliciumlagen 84a, 84b direct contact maken met de bovenste oppervlakken van de onderste stamvormige polysiliciumlagen 26a, 26b. De 15 structuur van de opslagelektrode volgens de vijfde voorkeursuitvoeringsvorm is daarom soortgelijk aan de structuur van de tweede voorkeursuitvoeringsvorm.Wet etching, see Figure 6D, using the etch protection layer 22 as an etching end point for removing the exposed silicon dioxide layers, namely the insulation layers 90 and 86 and the insulation columns 28a, 28b. After wet etching, the storage electrode of the DRAM storage capacitor is completed. The storage electrode shown in Figure 6D includes the bottom polysilicon layers 26a, 26b, 25, the top stem polysilicon layers 94a, 94b, and the two layers of branch polysilicon 84a, 88a, 84b, 88b with substantially L-shaped cross section. The lower stem-shaped polysilicon layers 26a, 26b make direct contact with the drain regions 16a, 16b of the transfer transistor. The cross sections of the lower polysilicon layers 26a, 26b are T-shaped. The top stem-shaped polysilicon layers 94a, 94b are joined to the edges of the bottom stem-shaped polysilicon layers 26a, 26b, respectively, and are substantially vertical. The upper stem-shaped polysilicon layers 94a, 94b are formed as hollow cylinders, the cross sections of which may be circular or rectangular. The two layers of branch-shaped polysilicon layers 84a, 88a, 84b, 88b are bonded to the interior surfaces of the upper stem-shaped polysilicon layers 94a and 94b, respectively, and extend inwardly for some distance and then substantially upwardly. The structure of this preferred embodiment differs from the second preferred embodiment (Figures 3A to 3E) in that the bottoms of the branch polysilicon layers 84a, 84b make direct contact with the upper surfaces of the lower stem polysilicon layers 26a, 26b. Therefore, the structure of the storage electrode of the fifth preferred embodiment is similar to the structure of the second preferred embodiment.

Zesde voorkeursuitvoeringsvorm 20 Een opslagelektrode met een andere structuur ver vaardigd met behulp van een ander proces wordt beschreven als de zesde voorkeursuitvoeringsvorm. De structuur van de opslagelektrode volgens de zesde voorkeursuitvoeringsvorm lijkt zeer sterk op de structuur volgens de tweede voor-25 keursuitvoeringsvorm. Een verschil tussen de twee uitvoeringsvormen wordt gevormd door het feit dat de onderste stamvormige polysiliciumlaag van de opslagelektrode volgens de zesde voorkeursuitvoeringsvorm is voorzien van een hol deel. Het oppervlaktegebied van de opslagelektrode wordt 30 daardoor vergroot.Sixth Preferred Embodiment A storage electrode with a different structure manufactured by a different process is described as the sixth preferred embodiment. The structure of the storage electrode of the sixth preferred embodiment is very similar to the structure of the second preferred embodiment. A difference between the two embodiments is the fact that the bottom stem-shaped polysilicon layer of the storage electrode according to the sixth preferred embodiment has a hollow part. The surface area of the storage electrode is thereby increased.

Een proces voor het vervaardigen van de zesde voorkeursuitvoeringsvorm van de uitvinding die betrekking 1005628 30 heeft op een halfgeleidergeheugeninrichting met een boomvormige opslagcondensator wordt in detail beschreven met verwijzing naar de figuren 7 A tot 7D.A process for manufacturing the sixth preferred embodiment of the invention which relates to 1005628 a semiconductor memory device with a tree-shaped storage capacitor is described in detail with reference to Figures 7A to 7D.

De opslagcondensator van de zesde voorkeursuitvoe-5 ringsvorm is gebaseerd op de wafelstructuur van figuur 2A. Elementen in de figuren 7A tot 7D die identiek zijn met die in figuur 2A worden aangeduid met dezelfde verwijzingscij-f ers.The storage capacitor of the sixth preferred embodiment is based on the wafer structure of Figure 2A. Elements in Figures 7A to 7D that are identical to those in Figure 2A are identified by the same reference numerals.

De isolatielaag 96, zie figuren 2A en 7A, zoals 10 BPSG wordt ten behoeve van planarisering opgebracht met behulp van CVD. Vervolgens wordt met CVD een etsbescher-mingslaag 98 opgebracht bijvoorbeeld uit siliciumnitride. Daarna wordt met gebruikmaking van conventionele fotolitho-grafische en etstechnieken achtereenvolgens de etsbescher-15 mingslaag 98, de isolatielaag 96 en de poortoxydelaag 14 geëtst; aldus worden contactgaten 100a, 100b voor opslage-lektrodes gevormd die zich vanaf het bovenoppervlak van de etsbeschermingslaag 98 uitstrekken tot aan het oppervlak van de draingebieden 16a, 16b. Vervolgens wordt een polysi-20 liciumlaag 102 opgebracht. Om de conductiviteit van de po-lysiliciumlaag te vergroten worden ionen zoals arseenionen geïmplanteerd in de polysiliciumlaag . Zoals figuur 7A toont overdekt de polysiliciumlaag 102 het oppervlak van de etsbeschermingslaag 98 en de inwendige zijwanden van de 25 contactgaten 100a, 100b maar vult niet geheel de contactgaten 100a, 100b op. Dientengevolge is de polysiliciumlaag 102 hol en in dwarsdoorsnede U-vormig.The insulating layer 96, see Figures 2A and 7A, such as 10 BPSG, is applied for planarization using CVD. Then an etching protection layer 98 is applied with CVD, for example, from silicon nitride. Then, using conventional photolithographic and etching techniques, the etching protection layer 98, the insulating layer 96 and the gate oxide layer 14 are etched successively; thus contact holes 100a, 100b for storage electrodes are formed which extend from the top surface of the etch protection layer 98 to the surface of the drain regions 16a, 16b. A polysilicon layer 102 is then applied. In order to increase the conductivity of the polysilicon layer, ions such as arsenic ions are implanted in the polysilicon layer. As Figure 7A shows, the polysilicon layer 102 covers the surface of the etch protection layer 98 and the internal sidewalls of the contact holes 100a, 100b, but does not completely fill the contact holes 100a, 100b. As a result, the polysilicon layer 102 is hollow and U-shaped in cross section.

Een dikke isolatielaag, zie figuur 7B, zoals een siliciumdioxydelaag met een dikte van ongeveer 7.000 A 30 wordt opgebracht. Vervolgens wordt de dikke isolatielaag gedefinieerd met gebruikmaking van conventionele fotolitho-grafische en etstechnieken zodat isolatiekolommen 104a, 1005628 31 104b worden gevormd zoals wordt getoond in figuur 7B. De isolatiekolommen 104a, 104b bevinden zich bij voorkeur boven de draingebieden 16a respectievelijk 16b op de polysi-liciumlaag 26 en vullen volledig de holle structuur op van 5 de polysiliciumlaag 102. Aldus worden spleten 106 gevormd tussen de isolatiekolommen 104a, 104b.A thick insulating layer, see figure 7B, such as a silicon dioxide layer with a thickness of about 7,000 A is applied. Next, the thick insulating layer is defined using conventional photolithographic and etching techniques to form insulating columns 104a, 1005 628 31 104b as shown in Figure 7B. The insulating columns 104a, 104b are preferably located above the drain regions 16a and 16b on the polysilicon layer 26 and completely fill the hollow structure of the polysilicon layer 102. Thus gaps 106 are formed between the insulating columns 104a, 104b.

Vervolgens wordt een werkwijze toegepast soortgelijk aan die welke is geopenbaard in overeenstemming met de tweede voorkeursuitvoeringsvorm van de uitvinding met ver-10 wijzing naar de figuren 3A tot 3D voor het construeren van de opslagelektrode volgens de zesde voorkeursuitvoeringsvorm .Next, a method similar to that disclosed in accordance with the second preferred embodiment of the invention is used with reference to Figures 3A to 3D for constructing the storage electrode according to the sixth preferred embodiment.

CVD wordt uitgevoerd, zie figuur 7C, voor het om en om vormen van isolatielagen en polysiliciumlagen, in het 15 bijzonder opvolgend een isolatielaag 106, een polysiliciumlaag 108, een isolatielaag 110, een polysiliciumlaag 112 en een dikke isolatielaag 114. Er kan een CMP-techniek worden toegepast voor het polijsten van het oppervlak van de structuur totdat althans de toppen van de isolatiekolommen 20 104a, 104b zijn blootgelegd.CVD is performed, see Fig. 7C, for alternately forming insulating layers and polysilicon layers, in particular subsequently an insulating layer 106, a polysilicon layer 108, an insulating layer 110, a polysilicon layer 112 and a thick insulating layer 114. A CMP- technique is used to polish the surface of the structure until at least the tops of the insulating columns 104a, 104b are exposed.

Conventionele fotolithografische en etstechnieken, zie figuur 7D, worden toegepast voor het etsen van achtereenvolgens de isolatielaag 114, de polysiliciumlaag 112, de isolatielaag 110, de polysiliciumlaag 108, de isolatielaag 25 106 en de polysiliciumlaag 102; aldus wordt een opening 118 gevormd en wordt een patroon aangebracht van de opslagelektrode van de opslagcondensator voor iedere geheugencel.Conventional photolithographic and etching techniques, see Figure 7D, are used to etch successively the insulating layer 114, the polysilicon layer 112, the insulating layer 110, the polysilicon layer 108, the insulating layer 106 and the polysilicon layer 102; thus an opening 118 is formed and a pattern is made of the storage electrode of the storage capacitor for each memory cell.

Door de bovengenoemde etsstap worden ook de polysiliciumlagen 112, 108 en 102 onderverdeeld respectievelijk in seg-30 menten 112a, 112b, 108a, 108b en 102a, 102b. Vervolgens worden polysilicium afstandsdelen 116a, 116b gevormd op de zijwanden van de opening 118. Vervolgens wordt nat geëtst 1005628 32 met gebruikmaking van de etsbeschermingslaag 98 bij wijze van etseindpunt ter verwijdering van de blootliggende sili-ciumdioxydelagen, namelijk de isolatielagen 114, 110 en 106 en de isolatiekolommen 104a, 104b. Na het nat etsen is de 5 opslagelektrode van de DRAM-opslagcondensator voltooid. De opslagelektrode getoond in figuur 7D lijkt zeer sterk op de structuur getoond in figuur 3D. Het verschil tussen de twee structuren is dat de onderste stamvormige polysiliciumlagen 102a, 102b van de zesde voorkeursuitvoeringsvorm hol zijn.Also, by the above etching step, the polysilicon layers 112, 108 and 102 are divided into segments 112a, 112b, 108a, 108b and 102a, 102b, respectively. Subsequently, polysilicon spacers 116a, 116b are formed on the sidewalls of the opening 118. Next, etching 1005628 32 is wet etched using the etch protection layer 98 as an etching end point to remove the exposed silicon layers, namely the insulating layers 114, 110 and 106, and the insulating columns 104a, 104b. After wet etching, the 5 storage electrode of the DRAM storage capacitor is completed. The storage electrode shown in Figure 7D is very similar to the structure shown in Figure 3D. The difference between the two structures is that the bottom stem-shaped polysilicon layers 102a, 102b of the sixth preferred embodiment are hollow.

10 Het oppervlak van de opslagelektrode wordt dientengevolge vergroot.The surface of the storage electrode is consequently enlarged.

Zevende voorkeursuitvoeringsvormSeventh preferred embodiment

Een opslagelektrode met een andere structuur veris vaardigd met een ander proces wordt beschreven als de zevende voorkeursuitvoeringsvorm. De structuur van de opslagelektrode volgens de zevende voorkeursuitvoeringsvorm lijkt zeer sterk op de structuur volgens de tweede voorkeursuitvoeringsvorm. Het verschil tussen de twee uitvoeringsvormen 20 is dat de onderste stamvormige polysiliciumlaag van de opslagelektrode volgens de zevende voorkeursuitvoeringsvorm geen contact maakt met het bovenoppervlak van de onderste etsbeschermingslaag maar in plaats daarvan wordt gescheiden door een bepaalde afstand. Daardoor wordt het oppervlak van 25 de opslagelektrode vergroot.A storage electrode with a different structure manufactured by a different process is described as the seventh preferred embodiment. The structure of the storage electrode of the seventh preferred embodiment is very similar to the structure of the second preferred embodiment. The difference between the two embodiments 20 is that the bottom stem-shaped polysilicon layer of the storage electrode of the seventh preferred embodiment does not contact the top surface of the bottom etch protection layer, but instead is separated by a certain distance. This increases the surface area of the storage electrode.

Een proces voor het vervaardigen van de zevende voorkeursuitvoeringsvorm volgens de uitvinding, die betrekking heeft op een halfgeleidergeheugeninrichting met een boomvormige opslagcondensator wordt in detail beschreven 30 met verwijzing naar figuur 8A tot 8E.A process for manufacturing the seventh preferred embodiment of the invention, which relates to a semiconductor memory device with a tree storage capacitor, is described in detail with reference to Figures 8A to 8E.

De opslagcondensator volgens de zevende voorkeurs-uitvoeringsvorm is gebaseerd op de wafelstructuur van fi- 1005628 33 guur 2A. Vervolgens worden verschillende processtappen uit-gevoerd voor het vervaardigen van een andere structuur. Elementen in figuur 8A tot 8E die identiek zijn met die in figuur 2A worden aangeduid met dezelfde verwijzingscijfers.The storage capacitor according to the seventh preferred embodiment is based on the wafer structure of Figure 1005628 33 Figure 2A. Different process steps are then carried out to produce a different structure. Elements in Figures 8A to 8E that are identical to those in Figure 2A are designated by the same reference numerals.

5 Een isolatielaag 120 zoals BPSG ten behoeve van planarisering, zie figuur 8A en 2A, wordt opgebracht met gebruikmaking van CVD. Vervolgens wordt met CVD een etsbe-schermingslaag 120 zoals siliciumnitride gevormd. Daarna wordt met CVD een isolatielaag 124 opgebracht zoals silici-10 umdioxyde. Vervolgens wordt met gebruikmaking van conventionele fotolithografische en etstechnieken achtereenvolgens de isolatielaag 124, de etsbeschermingslaag 122, de isolatielaag 120 en de poortoxydelaag 14 geëtst; aldus worden contactgaten 126a, 126b voor de opslagelektrode gevormd die 15 zich uitstrekken vanaf het bovenoppervlak van de isolatielaag 124 tot aan het oppervlak van de draingebieden 16a, 16b. Vervolgens wordt een polysiliciumlaag 128 opgebracht. Zoals figuur 8A toont vult de polysiliciumlaag 128 de contactgaten 126a, 126b volledig op en overdekt het oppervlak 20 van de isolatielaag 124.An insulating layer 120 such as BPSG for planarization, see Figures 8A and 2A, is deposited using CVD. Then, an etching protection layer 120 such as silicon nitride is formed with CVD. An insulating layer 124 such as silicon dioxide is then applied with CVD. Then, using conventional photolithographic and etching techniques, the insulating layer 124, the etching protective layer 122, the insulating layer 120 and the gate oxide layer 14 are etched successively; thus, contact holes 126a, 126b for the storage electrode are formed which extend from the top surface of the insulating layer 124 to the surface of the drain regions 16a, 16b. A polysilicon layer 128 is then applied. As shown in Figure 8A, the polysilicon layer 128 completely fills the contact holes 126a, 126b and covers the surface 20 of the insulating layer 124.

Een dikke isolatielaag, zie figuur 8B, zoals een siliciumdioxydelaag met een dikte van ongeveer 7.000 A wordt opgebracht. Vervolgens wordt de dikke isolatielaag gedefinieerd met behulp van conventionele fotolithografi-25 sche en etstechnieken zodanig dat isolatiekolommen 130a, 130b worden gevormd zoals wordt getoond in figuur 8B. De isolatiekolommen 130a, 130b bevinden zich bij voorkeur boven de respectievelijke draingebieden 16a, 16b op de polysiliciumlaag 128. Aldus worden spleten 129 gevormd tussen 30 de isolatiekolommen.A thick insulating layer, see figure 8B, such as a silicon dioxide layer with a thickness of about 7,000 A is applied. Next, the thick insulating layer is defined using conventional photolithographic and etching techniques such that insulating columns 130a, 130b are formed as shown in Figure 8B. The insulating columns 130a, 130b are preferably located above the respective drain regions 16a, 16b on the polysilicon layer 128. Thus gaps 129 are formed between the insulating columns.

Vervolgens wordt een werkwijze soortgelijk aan die welke is geopenbaard in overeenstemming met de tweede voor- 1005628 34 keursuitvoeringsvorm met verwijzing naar de figuren 3A tot 3D uitgevoerd voor het construeren van de opslagelektrode in overeenstemming met de zevende voorkeursuitvoeringsvorm.Next, a method similar to that disclosed in accordance with the second preferred 1005628 34 embodiment with reference to Figures 3A to 3D is performed to construct the storage electrode in accordance with the seventh preferred embodiment.

CVD wordt uitgevoerd, zie figuur 8C, om afwisse-5 lend isolatielagen en polysiliciumlagen te vormen, successievelijk in het bijzonder een isolatielaag 132, een poly-siliciumlaag 134, een isolatielaag 136, een polysilicium-laag 138 en een dikke isolatielaag 140. Er kan een CMP-techniek worden toegepast voor het polijsten van het opper-10 vlak van de structuur totdat althans de toppen van de iso-latiekolommen 130a, 130b zijn blootgelegd.CVD is performed, see Figure 8C, to form alternating insulating layers and polysilicon layers, successively in particular an insulating layer 132, a poly-silicon layer 134, an insulating layer 136, a polysilicon layer 138 and a thick insulating layer 140. A CMP technique is used to polish the surface of the structure until at least the tops of the insulation columns 130a, 130b are exposed.

Conventionele fotolithografische en etstechnieken, zie figuur 8D, worden toegepast voor het opvolgend etsen van de isolatielaag 140, de polysiliciumlaag 138, de isola-15 tielaag 136, de polysiliciumlaag 134, de isolatielaag 132 en de polysiliciumlaag 128; aldus wordt een opening 142 gevormd en wordt een patroon aangebracht van de opslagelektrode van de opslagcondensator voor iedere geheugencel.Conventional photolithographic and etching techniques, see Figure 8D, are used for subsequent etching of the insulating layer 140, the polysilicon layer 138, the insulating layer 136, the polysilicon layer 134, the insulating layer 132 and the polysilicon layer 128; thus, an opening 142 is formed and a pattern is made of the storage electrode of the storage capacitor for each memory cell.

Door de bovenstaande etsstap worden tevens de polysilicium-20 lagen 138, 134 en 128 onderverdeeld in segmenten 138a, 138b, 134a, 134b en respectievelijk 128a, 128b. Vervolgens worden polysilicium afstandsdelen 144a, 144b gevormd op de zijwanden van de opening 142.Also, by the above etching step, the polysilicon layers 138, 134 and 128 are divided into segments 138a, 138b, 134a, 134b and 128a, 128b, respectively. Then, polysilicon spacers 144a, 144b are formed on the side walls of the opening 142.

Nat etsen wordt uitgevoerd, zie figuur 8E, met ge-25 bruikmaking van de etsbeschermingslaag 122 bij wijze van etseindpunt voor het verwijderen van de blootliggende sili-ciumdioxydelagen, namelijk de isolatielagen 140, 136, 132 en 124 alsmede de isolatiekolommen 130a, 130b. Na de natte etsstap is de opslagelektrode van de DRAM-opslagcondensa-30 tor voltooid. De opslagelektrode getoond in figuur 8E lijkt sterk op de structuur getoond in figuur 3D. Het verschil tussen de twee structuren is dat het onderste horizontale "10 0 5 6 2 8 35 oppervlak van de onderste stamvormige polysiliciumlagen 128a, 128b geen contact maken met het bovenoppervlak van de daarbeneden liggende etsbeschermingslaag 122. Het oppervlak van de opslagelektrode wordt daardoor vergroot.Wet etching is performed, see Figure 8E, using the etching protection layer 122 as an etching end point to remove the exposed silicon dioxide layers, namely the insulating layers 140, 136, 132 and 124 as well as the insulating columns 130a, 130b. After the wet etching step, the storage electrode of the DRAM storage capacitor is completed. The storage electrode shown in Figure 8E is very similar to the structure shown in Figure 3D. The difference between the two structures is that the bottom horizontal surface of the bottom stem polysilicon layers 128a, 128b do not contact the top surface of the etching protection layer 122 below. The surface of the storage electrode is thereby increased.

55

Achtste voorkeursuitvoeringsvormEighth preferred embodiment

Bij de eerste tot de zevende voorkeursuitvoeringsvormen zijn de takvormige elektrodelagen van de opslagelek-trodes ofwel verticale structuren met enkele segmenten of 10 opgevouwen structuren met twee segmenten die in doorsnede in hoofdzaak L-vormig zijn. De uitvinding is evenwel in zijn omvang tot deze structuren niet beperkt. Het aantal segmenten dat wordt toegekend aan de vouwen van de takvormige elektrodelaag kan gelijk zijn aan drie, vier of meer.In the first to seventh preferred embodiments, the branch-shaped electrode layers of the storage electrodes are either single-segment vertical structures or two-segment folded structures which are substantially L-shaped in cross-section. However, the invention is not limited in its scope to these structures. The number of segments allocated to the folds of the branch-shaped electrode layer can be three, four or more.

15 Een takvormige elektrodelaag met vier segmenten wordt in detail als achtste voorkeursuitvoeringsvorm beschreven.A four-segment branch-shaped electrode layer is described in detail as the eighth preferred embodiment.

Een proces voor het vervaardigen van de achtste voorkeursuitvoeringsvorm van de uitvinding betrekking hebbende op een halfgeleidergeheugeninrichting met een boom-20 vormige opslagcondensator wordt in detail beschreven met verwijzing naar de figuren 9A tot 9E.A process for manufacturing the eighth preferred embodiment of the invention relating to a semiconductor memory device with a tree-shaped storage capacitor is described in detail with reference to Figures 9A to 9E.

De opslagcondensator van de achtste uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 2B. Vervolgens worden verschillende processtappen uitgevoerd voor 25 het vervaardigen van een andere structuur. Elementen in figuur 9A tot 9E die identiek zijn met die in figuur 2A worden aangeduid met dezelfde verwijzingscijfers.The storage capacitor of the eighth embodiment is based on the wafer structure of Figure 2B. Different process steps are then carried out to produce a different structure. Elements in Figures 9A to 9E that are identical to those in Figure 2A are designated by the same reference numerals.

Een dikke isolatielaag, zie figuur 9A en figuur 2B, zoals een siliciumdioxydelaag met een dikte van onge-30 veer 7.000 A wordt aangebracht over de polysiliciumlaag 26. Een fotoresistlaag 152 wordt vervolgens gevormd met een conventionele fotolithografische techniek en wordt voorts 1005628 36 anisotropisch geëtst voor het vormen van delen van de isolatielaag. De isolatielagen 150a, 150b worden zodoende gevormd met daartussen liggende spleten 157, zie figuur 9A.A thick insulating layer, see Fig. 9A and Fig. 2B, such as a silicon dioxide layer having a thickness of about 7,000 Å is applied over the polysilicon layer 26. A photoresist layer 152 is then formed with a conventional photolithographic technique and is further etched 1005628 36 for forming parts of the insulating layer. The insulating layers 150a, 150b are thus formed with gaps 157 therebetween, see Figure 9A.

Een fotoresisterosietechniek, zie figuur 9B, wordt 5 toegepast voor het verwijderen van delen van de fotoresist-laag 152 teneinde dunnere en kleinere fotoresistlagen 152a, 152b achter te laten. Dientengevolge worden delen van de bovenoppervlakken van de isolatielagen 150a, 150b blootgelegd.A photoresist erosion technique, see Figure 9B, is used to remove parts of the photoresist layer 152 to leave thinner and smaller photoresist layers 152a, 152b. As a result, parts of the top surfaces of the insulating layers 150a, 150b are exposed.

10 Anisotropisch etsen wordt gebruikt, zie figuur 9C, voor het verwijderen van de blootliggende delen van de isolatielagen 150a, 150b en de resterende isolatielaag totdat de polysiliciumlaag 26 is blootgelegd. Op deze wijze worden trapvormige isolatiekolommen 150c, 150d gevormd. De fotore-15 sistlaag wordt vervolgens verwijderd.Anisotropic etching is used, see Figure 9C, to remove the exposed parts of the insulating layers 150a, 150b and the remaining insulating layer until the polysilicon layer 26 is exposed. Step-like insulating columns 150c, 150d are formed in this way. The photoresist layer is then removed.

Daarna wordt een werkwijze soortgelijk aan die welke werd gebruikt voor het vervaardigen van de eerste uitvoeringsvorm beschreven met verwijzing naar de figuren 2D tot 2G uitgevoerd voor het vormen van de opslagelektrode 20 volgens de achtste voorkeursuitvoeringsvorm.Thereafter, a method similar to that used to make the first embodiment described with reference to Figures 2D to 2G is performed to form the storage electrode 20 according to the eighth preferred embodiment.

Met behulp van CVD, zie figuur 9D, worden achtereenvolgens een isolatielaag 154, een polysiliciumlaag 156 en een dikke isolatielaag 158 vervolgens opgebracht. Daarna wordt CMP-techniek gebruikt voor het polijsten van het op-25 pervlak van de structuur totdat althans de bovenoppervlakken van de isolatiekolommen 150c, 150d zijn blootgelegd.By means of CVD, see figure 9D, an insulating layer 154, a polysilicon layer 156 and a thick insulating layer 158 are subsequently applied in succession. Then, CMP technique is used to polish the surface of the structure until at least the top surfaces of the insulating columns 150c, 150d are exposed.

Conventionele fotolithografische en etstechnieken, zie figuur 9EE, worden toegepast voor het opvolgend etsen van de isolatielaag 158, de polysiliciumlaag 156, de isola-30 tielaag 154 en de polysiliciumlaag 26; aldus wordt een opening 155 gevormd en wordt een patroon aangebracht van de opslagelektrode van de opslagcondensator voor iedere geheu- 1005628 37 gencel. Door de bovenstaande etsstap worden voorts de poly-siliciumlagen 156 en 26 onderverdeeld in segmenten 156a, 156b respectievelijk 26a, 26b. Vervolgens worden polysili-cium afstandsdelen 159a, 159b gevormd op de zijwanden van 5 de opening 155. Met gebruikmaking van de etsbeschermings-laag 22 als etseindpunt wordt nat geëtst ter verwijdering van de blootliggende siliciumdioxydelagen, namelijk de isolatielagen 158, 154 en de isolatiekolommen 150c, 150d. Na de natte etsstap is de opslagelektrode van de DRAM-10 opslagcondensator voltooid. De opslagelektrode omvat zoals getoond in figuur 9E de onderste stamvormige polysilicium-lagen 26a, 26b, de bovenste stamvormige polysiliciumlagen 159a, 159b en de takvormige polysiliciumlagen 156a, 156b die bestaan uit gevouwen structuren met vier segmenten die 15 in dwarsdoorsnede in hoofdzaak L-vormig zijn. De takvormige polysiliciumlagen 156a, 156b zijn eerst verbonden met de inwendige oppervlakken van de bovenste stamvormige polysiliciumlagen 159a, 159b, strekken zich horizontaal over een zekere afstand binnenwaarts uit, vervolgens strekken deze 20 zich weer in hoofdzaak opwaarts over een andere bepaalde afstand uit, daarna binnenwaarts horizontaal over een andere bepaalde afstand en strekken zich vervolgens verticaal opwaarts uit.Conventional photolithographic and etching techniques, see Figure 9EE, are used for subsequent etching of the insulating layer 158, the polysilicon layer 156, the insulating layer 154 and the polysilicon layer 26; thus, an opening 155 is formed and a pattern is made of the storage electrode of the storage capacitor for each memory cell 1005628 37. Furthermore, by the above etching step, the polysilicon layers 156 and 26 are divided into segments 156a, 156b and 26a, 26b, respectively. Subsequently, silicone spacers 159a, 159b are formed on the side walls of the opening 155. Using the etching protection layer 22 as the etching end point, wet etching is done to remove the exposed silicon dioxide layers, namely the insulating layers 158, 154 and the insulating columns 150c, 150d. After the wet etching step, the storage electrode of the DRAM-10 storage capacitor is completed. The storage electrode, as shown in Figure 9E, includes the lower stem-shaped polysilicon layers 26a, 26b, the upper stem-shaped polysilicon layers 159a, 159b, and the branch-shaped polysilicon layers 156a, 156b, which are cross-sectional structures of four segments that are substantially L-shaped . The branch-shaped polysilicon layers 156a, 156b are first connected to the interior surfaces of the upper stem-shaped polysilicon layers 159a, 159b, horizontally extend a certain distance inwardly, then again they extend substantially upwardly for another predetermined distance, then inwardly horizontally over another specified distance and then extend vertically upwards.

Volgens deze voorkeursuitvoeringsvorm bepalen con-25 figuraties van de isolatiekolommen en van de van spleten voorziene isolatielaag de configuratie en de hoeken van de takvormige polysiliciumlaag. De configuratie van isolatiekolommen en van spleten voorziene isolatielagen volgens de uitvinding is daarom niet beperkt tot de specifieke geopen-30 baarde uitvoeringsvorm. Technieken voor het modificeren van de geopenbaarde configuratie voor het bereiken van een andere uiteindelijke vorm in overeenstemming met de achtste 1005628 38 voorkeursuitvoeringsvorm worden in feite overwogen. Bijvoorbeeld zal bij toepassing van isotroop etsen of nat etsen in plaats van anisotroop etsen voor het etsen van de dikke isolatielaag getoond in figuur 2C de resulterende 5 isolatielaag driehoekig zijn. Ook zullen, zoals eveneens getoond in figuur 2C, nadat de isolatiekolommen 28a, 28b zijn gevormd, indien voorts isolatie-afstandsdelen zijn gevormd op de zijwanden van de isolatiekolommen 28a, 28b, isolatiekolommen worden verkregen met andere configuraties. 10 De takvormige polysiliciumlaag kan daarom volgens meerdere verschillende configuraties zijn gevormd met verschillende hoeken in overeenstemming met de achtste uitvoeringsvorm.According to this preferred embodiment, configurations of the insulating columns and of the slit insulating layer determine the configuration and angles of the branch-shaped polysilicon layer. The configuration of insulating columns and slit insulating layers according to the invention is therefore not limited to the specific disclosed embodiment. Techniques for modifying the disclosed configuration to achieve a different final shape in accordance with the eighth 1005628 38 preferred embodiment are in fact contemplated. For example, when using isotropic etching or wet etching instead of anisotropic etching to etch the thick insulating layer shown in Figure 2C, the resulting insulating layer will be triangular. Also, as also shown in Figure 2C, after the insulating columns 28a, 28b are formed, if further insulating spacers are formed on the side walls of the insulating columns 28a, 28b, insulating columns with other configurations will be obtained. The branch-shaped polysilicon layer may therefore be formed in multiple different configurations with different angles in accordance with the eighth embodiment.

In overeenstemming met het concept van de voorkeursuitvoeringsvorm kan, wanneer takvormige polysilicium-15 lagen worden gewenst met meerdere segmenten, een of meer malen fotoresisterosie en anisotropisch etsen van de van spleten voorziene isolatielaag worden uitgevoerd voor het vormen van een isolatiekolom met een meervoudige trapvorm.In accordance with the concept of the preferred embodiment, when branching polysilicon layers with multiple segments are desired, one or more times photoresist erosion and anisotropic etching of the slit insulating layer can be performed to form a multi-stage insulating column.

20 Negende voorkeursuitvoeringsvormNinth preferred embodiment

Bij de eerste tot de achtste voorkeursuitvoeringsvormen wordt steeds een CMP-techniek gebruikt voor het verwijderen van de polysiliciumlagen boven de isolatiekolommen. De uitvinding is qua omvang evenwel door het gebruik 25 van deze techniek niet beperkt. Bij de negende voorkeurs-uitvoeringsvorm wordt een conventionele fotolithografische en etstechniek toegepast voor het opsplitsen van de polysiliciumlaag op de isolatiekolom. Een opslagelektrode wordt zodoende gevormd met een andere structuur.In the first to eighth preferred embodiments, a CMP technique is always used to remove the polysilicon layers above the isolation columns. However, the invention is not limited in scope by the use of this technique. In the ninth preferred embodiment, a conventional photolithographic and etching technique is used to split the polysilicon layer on the insulating column. Thus, a storage electrode is formed with a different structure.

30 Een proces voor het vervaardigen van de negende voorkeursuitvoeringsvorm volgens de uitvinding betrekking hebbend op een halfgeleidergeheugeninrichting met een boom- Ö.0056 z& 39 vormige opslagcondensator wordt in detail beschreven met verwijzing naar de figuren 10A tot 10D.A process for manufacturing the ninth preferred embodiment of the invention pertaining to a semiconductor memory device having a tree-shaped storage capacitor is described in detail with reference to Figures 10A to 10D.

De opslagcondensator van de negende uitvoeringsvorm is gebaseerd op de wafelstructuur van figuur 2C. Er 5 wordt een DRAM-opslagelektrode vervaardigd met een andere structuur met behulp van een verder proces. Elementen in figuren 10A tot 10D die identiek zijn met die in figuur 2C worden aangeduid met dezelfde verwijzingscijfers.The storage capacitor of the ninth embodiment is based on the wafer structure of Figure 2C. A DRAM storage electrode with a different structure is produced by a further process. Elements in Figures 10A to 10D which are identical to those in Figure 2C are denoted by the same reference numerals.

Polysiliciumlagen en isolatielagen, zie figuur 10A 10 en 2C, worden afwisselend met behulp van CVD opgebracht. Zoals wordt getoond in figuur 10A wordt een isolatielaag 160, een polysiliciumlaag 162, een isolatielaag 164, een polysiliciumlaag 166 en een dikke isolatielaag 168 opgebracht over de siliciumlaag 26. De isolatielagen 160, 164, 15 168 kunnen bijvoorbeeld bestaan uit siliciumdioxydelagen.Polysilicon layers and insulating layers, see figure 10A 10 and 2C, are applied alternately using CVD. As shown in Fig. 10A, an insulating layer 160, a polysilicon layer 162, an insulating layer 164, a polysilicon layer 166, and a thick insulating layer 168 are applied over the silicon layer 26. The insulating layers 160, 164, 15 168 may be, for example, silicon dioxide layers.

De dikte van de isolatielagen 160, 164 en de polysiliciumlagen 162, 166 kunnen bijvoorbeeld 1.000 A bedragen. De dikke isolatielaag 168 is bij voorkeur dik genoeg om de spleet op te vullen op het oppervlak van de polysilicium-20 laag 166.For example, the thickness of the insulating layers 160, 164 and the polysilicon layers 162, 166 may be 1,000 A. The thick insulating layer 168 is preferably thick enough to fill the gap on the surface of the polysilicon layer 166.

Conventionele fotolithografische en etstechnieken worden toegepast, zie figuur 10B, voor het opvolgend etsen van de isolatielaag 168, de polysiliciumlaag 166, de isolatielaag 164, de polysiliciumlaag 162, de isolatielaag 160, 25 alsmede de polysiliciumlaag 26; aldus wordt een opening 170 gevormd en wordt een patroon aangebracht voor de opslage-lektrode van de opslagcondensator voor iedere geheugencel. Met behulp van de bovengenoemde etsstap wordt tevens de polysiliciumlaag 166, 162 en 26 onderverdeeld in segmenten 30 166a, 166b, 162a, 162b en respectievelijk 26a, 26b. De po- lysilicium afstandsdelen 172a, 172b worden gevormd op de zijwanden van de opening 170.Conventional photolithographic and etching techniques are used, see Figure 10B, for subsequent etching of the insulating layer 168, the polysilicon layer 166, the insulating layer 164, the polysilicon layer 162, the insulating layer 160, 25 and the polysilicon layer 26; thus, an opening 170 is formed and a pattern is provided for the storage electrode of the storage capacitor for each memory cell. Using the above etching step, the polysilicon layer 166, 162 and 26 is also divided into segments 30 166a, 166b, 162a, 162b and 26a, 26b, respectively. The polysilicon spacers 172a, 172b are formed on the side walls of the opening 170.

1005626 401005626 40

Conventionele fotolithografsiche en etstechnieken worden toegepast, zie figuur IOC, om successievelijk de po-lysiliciumlagen 166a, 166b, de isolerende lagen 164 en de polysiliciumlagen 162a, 162b te etsen; zodoende worden ope-5 ningen 174a, 174b gevormd. Dientengevolge worden de polysiliciumlagen 166a, 166b en 162a, 162b op de isolatiekolommen 28a, 28b partieel geëtst voor het blootleggen van de sili-ciumdioxydelagen tussen de polysiliciumlagen.Conventional photolithographic and etching techniques are used, see Figure 10C, to successively etch the polysilicon layers 166a, 166b, the insulating layers 164, and the polysilicon layers 162a, 162b; thus openings 174a, 174b are formed. As a result, the polysilicon layers 166a, 166b and 162a, 162b on the insulating columns 28a, 28b are partially etched to expose the silicon layers between the polysilicon layers.

Door gebruikmaking van de etsbeschermingslaag 22, 10 zie figuur 10D, als etseindpunt wordt nat geëtst voor het verwijderen van de blootliggende siliciumdioxydelagen, namelijk de isolatielagen 168, 164, 160 en de isolatiekolommen 28a, 28b. Na de natte etsstap is de opslagelektrode van de DRAM-opslagcondensator voltooid. De opslagelektrode ge-15 toond in figuur 10D omvat de onderste polysiliciumlagen 26a, 26b, de bovenste stamvormige polysiliciumlagen 172a, 172b, alsmede de twee lagen bestaande uit takvormige poly-silicium 162, 166a, 162b, 166b met drie segmenten. De twee lagen van takvormige polysiliciumlagen 162, 166a, 162b, 20 166b zijn eerst verbonden met het inwendige oppervlak van de bovenste stamvormige polysiliciumlagen 172a, 172b, strekken zich binnenwaarts horizontaal over een zekere afstand uit, strekken zich vervolgens weer opwaarts uit over een andere bepaalde afstand in ongeveer verticale richting 25 en strekken zich vervolgens binnenwaarts horizontaal uit over een andere bepaalde afstand.Using the etch protection layer 22, 10 see Figure 10D, as the etching end point, wet etching is used to remove the exposed silicon dioxide layers, namely the insulating layers 168, 164, 160 and the insulating columns 28a, 28b. After the wet etching step, the storage electrode of the DRAM storage capacitor is completed. The storage electrode shown in Figure 10D includes the bottom polysilicon layers 26a, 26b, the top stem polysilicon layers 172a, 172b, as well as the two layers consisting of three-segment branch polysilicon 162, 166a, 162b, 166b. The two layers of branch polysilicon layers 162, 166a, 162b, 166b are first bonded to the inner surface of the upper stem polysilicon layers 172a, 172b, extend horizontally inwardly over a certain distance, then extend upward again over another particular distance in approximately vertical direction and then extend horizontally inwardly over another predetermined distance.

Het zal voor de vakman duidelijk zijn dat de kenmerken van de bovengenoemde voorkeursuitvoeringsvormen tezamen in combinatie eveneens kunnen worden toegepast voor 30 het vormen van opslagelektrodes en opslagcondensators van verschillende structuren. De structuren van deze opslage- 1005628 41 lektrodes en de opslagcondensators bevinden zich alle binnen de beschermingsoravang van de uitvinding.It will be apparent to those skilled in the art that the features of the above preferred embodiments together may also be used to form storage electrodes and storage capacitors of different structures. The structures of these storage electrodes and the storage capacitors are all within the scope of the invention.

Alhoewel in de bijgevoegde tekeningen de uitvoeringsvormen van de drains van de overbrengtransistors wor-5 den getoond als diffusiegebieden in een siliciumsubstraat zijn andere variaties mogelijk, bijvoorbeeld gleuftype draingebieden (trench type drain regions) en worden in overeenstemming met de onderhavige uitvinding overwogen.Although in the accompanying drawings, the embodiments of the drains of the transfer transistors are shown as diffusion regions in a silicon substrate, other variations are possible, for example trench type drain regions, and are contemplated in accordance with the present invention.

Elementen in de bijgevoegde tekeningen bestaan uit 10 schematische schema's ten behoeve van demonstratieve doeleinden en geven de uitvinding niet op werkelijk schaal weer. De afmetingen van de getoonde elementen van de uitvinding vormen geen beperkingen van de omvang van de uitvinding .Elements in the accompanying drawings consist of 10 schematic diagrams for demonstrative purposes and do not represent the invention in actual scale. The dimensions of the elements of the invention shown do not limit the scope of the invention.

15 Alhoewel de uitvinding is beschreven bij wijze van voorbeeld en in termen van voorkeursuitvoeringsvormen dient te worden begrepen dat de uitvinding daartoe niet is beperkt. Het is in tegendeel de bedoeling om verschillende modificaties en soortgelijke opstellingen en procedures af 20 te dekken en de beschermingsomvang van de bijgevoegde conclusies dient derhalve de breedst mogelijke interpretatie te worden verleend teneinde al dergelijke modificaties en soortgelijke opstellingen en procedures te omvatten.Although the invention has been described by way of example and in terms of preferred embodiments, it is to be understood that the invention is not limited thereto. On the contrary, it is intended to cover various modifications and similar arrangements and procedures and the scope of the appended claims should therefore be given the broadest possible interpretation to cover all such modifications and similar arrangements and procedures.

10056281005628

Claims

A method of manufacturing a semiconductor memory device, wherein the semiconductor memory device comprises a substrate, a transfer transistor formed on the substrate and a storage capacitor electrically connected to a source / drain region of the transfer transistor, with the characterized in that the method comprises the steps of: a) forming a first insulating layer over the substrate, b) forming a first conductive layer over the first insulating layer and penetrating the first insulating layer so that electrical contact is made with a source / drain region of the transfer transistor, c) forming a columnar layer on the first conductive layer, d) forming a second conductive layer over the columnar layer and the first conductive layer, e) patterning in the first guiding layer for removing a part of the second guiding layer above the columnar layer, f) applying a pattern in the second conductive layer and the first conductive layer to form an opening exposing part of the first insulating layer, g) to form a third conductive layer in the form of a hollow cylinder connected to an edge of the first conductive layer at a perimeter of the opening, wherein the third conductive layer and the first conductive layer form a stem-shaped conductive layer such that an end of the second conductive layer is joined to an inner surface of the third conductive layer to form a branch-shaped conductive layer and wherein the first , second and third conductive layers form a storage electrode of the storage capacitor, h) remove the columnar layer, i) form a dielectric layer on exposed surfaces of the first, second and third conductive layers and j) form a fourth conductive layer on the dielectric layer to form an opposite electrode of d e storage capacitor.

2. Method according to claim 1, characterized in that the second guiding layer forms a branch-shaped guiding layer 15 with an L-shaped cross-section, wherein one end of the L-shaped cross-section is connected to the internal surface of the third guiding layer.

Method according to claim 1, characterized in that the stem-shaped conductive layer comprises: a bottom stem-shaped part which is electrically connected to the source / drain region of the transfer transistor and has a T-shaped cross-section and an upper stem-shaped portion extending substantially upwardly from an edge of the lower stem-shaped portion.

The method of claim 1, wherein said step b) comprises forming the first guide layer with a U-shaped cross section.

A method according to claim 1, characterized in that it further comprises the step of forming an etching protection layer on the first insulating layer to be carried out after said step a) and prior to said step b).

Method according to claim 1, characterized in that said step e) comprises etching away a part of said second guiding layer above said columnar layer.

7. A method according to claim 1, characterized in that said step e) comprises polishing the part of the second guiding layer which is located above the columnar layer using a chemical / mechanical polishing technique.

8. A method according to claim 1, characterized in that it further comprises the step of forming a second insulating layer on the surface of the columnar layer and the first conductive layer to be carried out after said step c) and before to said step d) and wherein said step h) further comprises a step of removing the second insulating layer.

A method according to claim 1, characterized in that it further comprises a step of forming a third insulating layer on the second conductive layer to be carried out between said step d) and said step e), the third conductive layer substantially completely fills the gap in the second conductive layer and wherein said step h) further comprises a step of removing the third insulating layer.

10. A method according to claim 1, characterized in that said step c) comprises the steps of: forming a thick insulating layer on the first conduction layer, forming a photoresist layer covering the thick insulating layer over the source / drain area, 9.005 6 2 8 etching away part of the uncovered thick insulating layer, performing a photoresist erosion operation to expose part of the un-etched thick insulating layer, etching the exposed thick insulating layer to form a columnar layer with a stepped shape and removal of the photoresist. 11. Method according to claim 1, characterized in that it further comprises the steps of: forming an etching protection layer on the first insulating layer after said step a) and forming a fourth insulating layer on the etching-protecting layer before to said step b), said step b) further comprising a step of forming the first conductive layer over the fourth insulating layer and penetrating the fourth insulating layer and etching protection layer and wherein said step h) further comprising a removing step of the fourth insulation layer.

12. A method of manufacturing a semiconductor memory device, wherein the semiconductor memory device comprises a substrate, a transfer transistor formed on the substrate, and a storage capacitor electrically connected to a source / drain region of the transfer transistor, characterized in that that the method comprises the steps of: a) forming a first insulating layer over the substrate, b) forming a first conductive layer over the first insulating layer and penetrating the first insulation layer so that electrical contact is made with a source / drain region of the transfer transistor, c) forming a columnar layer on the first conduction layer, d) forming a first film and then a second film on the surfaces of the columnar layer and the first conduction layer the second film consisting of a conductive material and the first film consisting of an insulating material, e) the application of a a cartridge in the second film for removing a portion of the second film above the columnar layer, f) patterning the second film, the first film and the first guiding layer to form an opening forming part exposing the first insulating layer, the first conducting layer having an edge at a perimeter of the opening, g) forming a second conducting layer formed as a hollow cylinder connected to the edge 20 of the first conducting layer, the second conducting layer and the first conductive layer form a stem-shaped conductive layer such that one end of the second film is joined to an inner surface of the second conductive layer to form a branch-like conductive layer and wherein the first conductive layer, second film and the second conductive layer form a storage electrode of the storage capacitor, h) removing the columnar layer and the first film, i) forming v an dielectric layer on the exposed surface of the first conductive layer, the second film and second conductive layer and * 10 0 bc 2 8 j) forming a third conductive layer on the dielectric layer to form an opposite electrode of the storage capacitor on a surface of the dielectric layer.

A method according to claim 12, characterized in that the second film forms a branch-shaped guiding layer with an L-shaped cross-section, one end of the L-shaped cross-section being connected to the internal surface of the second guiding layer.

Method according to claim 12, characterized in that the stem-shaped conductive layer comprises: a bottom stem-shaped part electrically connected to the source / drain region of the transfer transistor and having a T-shaped cross-section and an upper trunk portion extending substantially upwardly from an edge of the bottom trunk portion.

15. A method according to claim 12, characterized in that said step b) comprises forming the first guiding layer with a U-shaped cross section.

A method according to claim 12, characterized in that it further comprises the step of forming an etching protection layer to be carried out on the first insulating layer after said step a) and before said step 25 b).

A method according to claim 12, characterized in that said step e) comprises etching away the portion of said second film located above the columnar layer.

A method according to claim 12, characterized in that said step e) comprises polishing the 1005628 second above the columnar layer using a chemical / mechanical polishing technique.

19. A method according to claim 12, characterized in that the second film comprises raised structures with an intermediate gap and further comprises a step of forming a second insulating layer on the second film to be carried out after said step d) and before to said step e), wherein the second insulating film substantially completely fills the gap in the second film and wherein said step h) further comprises a step of removing the second insulating layer.

20. A method according to claim 12, characterized in that said step c) comprises the steps of: forming a thick insulating layer on the first conduction layer, forming a photoresist layer covering the thick insulating layer above the source / drain area, etching a portion of the uncovered thick insulating layer, performing a photoresist erosion operation to expose a portion of the un-etched thick insulating layer, etching the exposed thick insulating layer until the first conductive layer is exposed to form of a columnar layer with a stepped shape and the removal of the photoresist.

21. A method according to claim 12, characterized in that it further comprises the steps of: forming an etch protection layer on the first insulating layer after said step a), 1005628 forming a third insulating layer on the etching protective layer before to said step b), wherein said step b) further comprises a step of forming the first conductive layer over the third insulation layer and penetrating the third insulating layer and the etch protection layer and wherein said step h) further comprises step of removing the third insulating layer.

Method according to claim 12, characterized in that: said step d) further comprises the steps of: forming a third film and then a fourth film on the second film, the third film consisting of insulating material and the fourth film consists of conductive material and forming a second insulating layer on the fourth film, the fourth film comprising raised structures with an intermediate slit and the second insulating layer substantially filling the slit, which step e) further comprises the steps of: applying a pattern in the four the film, the third film, the second film and the first film to remove parts of the fourth film, the third film, the second film and the first film above the columnar layer, the width of each of said parts 25 is approximately equal to the width of the columnar layer and said parts are removed using a photolithographic and etching technique, said step f) far of the step comprising: applying a pattern in the four-th film and the third film to form an opening, in said step g), the second guiding layer is formed such that one end of the fourth film 10056 8 is bonded to the inner surface of the second conductive layer, wherein the first conductive layer, the second film, the fourth film and the second conductive layer form the said storage electrode, said step h) further comprising the step of removing the third film and in said step i) the dielectric layer is further formed on the exposed surface of the fourth film.

23. A method of manufacturing a semiconductor memory device, wherein the semiconductor memory device comprises a substrate, a transfer transistor formed on the substrate and a storage capacitor electrically connected to a source / drain region of the transfer transistor, characterized in that that the method comprises the steps of: a) forming a first insulating layer over the substrate, b) forming a second conductive layer over the first insulating layer and penetrating the first insulating layer to make electrical contact with a source / drain region of the transfer transistor, the first conduction layer having an edge, c) forming a columnar layer on the first conduction layer, d) forming a second conduction layer on side walls of the columnar layer, e) applying a pattern in the first conduction layer to form an opening exposing part of the first insulating layer the first conductive layer having an edge at a perimeter of the opening, 1005628 f) forming a third conductive layer formed as a hollow cylinder connected to the edge of the first conductive layer, the second conductive layer forming a branch-like conductive layer and the first, second, fifth and third conductive layers form a storage electrode of the storage capacitors, h) remove the columnar layer, i) form a dielectric layer on the exposed surface of the first, second and third conductive layers, and j) forming a fourth conductive layer on the dielectric layer to form an opposite electrode of the storage capacitor.

24. A method according to claim 23, characterized in that the second guiding layer forms a branch-shaped guiding layer with a columnar cross-section, wherein one end of the branch-shaped guiding layer is connected to an upper surface of the first guiding layer.

25. Method according to claim 23, characterized in that the first guiding layer has a T-shaped cross section.

Method according to claim 23, characterized in that the first guiding layer has a U-shaped cross section.

A method according to claim 23, characterized in that it further comprises a step of forming an etch protection layer on the first insulating layer after said step a) and before said step b).

28. A method according to claim 23, characterized in that the second guiding layer has an elevated structure with an intermediate gap, further comprising a step of forming a second insulating layer on the first 1005628 conducting layer to be performed between said step. d) and said step e), which second insulating layer substantially completely fills the gap in the second conductive layer and wherein said step h) further comprises a step of removing the second insulating layer.

29. A method according to claim 23, characterized in that said step c) comprises the steps of: forming a thick insulating layer on the first conduction layer, forming a photoresist layer covering the thick insulating layer above the source / drain area, etching the thick insulating layer, performing a photoresist erosion operation to expose part of the un-etched thick insulating layer, etching the exposed thick insulating layer until the first conductive layer is exposed to form a columnar layer with a stepped shape and removing the photoresist.

A method according to claim 23, characterized in that it further comprises the steps of: forming an etching protection layer on the first insulating layer after said step a) and forming a third insulating layer on the etching protecting layer prior to said step b), wherein said step b) further comprises a step of forming the first conductive layer over the third insulating layer and penetrating the third insulating layer and etching protection layer and wherein said step h) further comprising a step of removing the third insulation layer. 1005628

A method according to claim 23, characterized in that a horizontal cross section of the second conduction layer is circular.

32. A method according to claim 23, characterized in that a horizontal cross section of the second conductive layer is rectangular.

33. A method of manufacturing a semiconductor memory device, wherein the semiconductor memory device comprises a substrate, a transfer transistor formed on the substrate and a storage capacitor electrically connected to a source / drain region of the transfer transistor, with the characterized in that the method comprises the steps of: a) forming a first insulating layer over the substrate, b) forming a first conductive layer over the first insulating layer and penetrating the first insulating layer so that electrical contact is made with a source - / drain region of the transfer transistor, c) forming a columnar layer with side walls on the first conduction layer, d) forming a second conduction layer on the side walls of the columnar layer with one end of the second conduction layer connected with a top surface of the first guiding layer, e) forming a first film and then a two the first film on the second conductive layer, the columnar layer and the first conductive layer, the second film consisting of a conductive material and the first film consisting of an insulating material, f) removing a part of the second film above the columnar layer, 1005628 g) patterning the second film, the first film and the first guiding layer to form an opening exposing part of the first insulating layer, h) forming a third guiding layer formed as a hollow cylinder connected to the edge of the first conductive layer at a periphery of the opening wherein said third conductive layer and the first conductive layer form a stem-shaped conductive layer such that an end 10 of the second film is joined to an inner surface of the third conductive layer with the second film and the second conductive layer form a branch-like conductive layer and wherein the first, second and third conductive layers and the second film to form a storage electrode of the storage capacitor, i) removing the columnar layer and the first film, j) forming a dielectric layer on exposed surfaces of the first, second and third conductive layers, and k) forming a fourth conductive layer on the dielectric layer to form an opposite electrode of the storage capacitor.

34. A method according to claim 33, characterized in that the second guiding layer forms a column-shaped part of the branch-shaped guiding layer, wherein one end of the column-shaped part is connected to an upper surface of the first guiding layer, the second guiding layer being an L-shaped forms part of the branch-shaped conductive layer and wherein one end of the L-shaped part is connected to the internal surface of the third conductive layer. 1005628

A method according to claim 33, characterized in that the first guiding layer has a T-shaped cross section.

36. A method according to claim 33, wherein the first guiding layer has a U-shaped cross section.

A method according to claim 33, characterized in that it further comprises a step of forming an etch protection layer on the first insulating layer after said step a) and before said step b).

A method according to claim 33, characterized in that said film has a raised structure with an intermediate slit and further comprises a step of forming a second insulating layer on the second film to be carried out between said step e) and the said step f) which second insulating layer substantially completely fills the gap in the second film and wherein said step i) further comprises a step of removing the second insulating layer.

A method according to claim 33, characterized in that said step c) comprises the steps of: forming a thick insulating layer on the first conductive layer, forming a photoresist layer covering the thick insulating layer above the source. / drain area, etching a portion of the uncovered thick insulating layer, performing a photoresist erosion operation to expose a portion of the un-etched thick insulating layer, etching the exposed thick insulating layer until the first conductive layer is exposed for 1005626 forming a columnar layer with a stepped shape and removing the photoresist.

40. A method according to claim 33, characterized in that it further comprises the steps of: forming an etching protection layer on the first insulating layer after said step a) and forming a third insulating layer on the etching protecting layer prior to the said step b), wherein said step b) further comprises a step of forming the first conductive layer over the third insulating layer and penetrating the third insulating layer and etching protection layer and wherein said step i) further comprising a step of removing the third insulation layer.

A method according to claim 33, characterized in that a horizontal cross section of the second guiding layer is circular.

42. A method according to claim 33, characterized in that a horizontal cross section of the second conduction layer is rectangular.

A method according to claim 33, characterized in that a horizontal cross section of the third guiding layer is circular.

44. Method according to claim 33, characterized in that a horizontal cross section of the third guiding layer is rectangular.

A method according to claim 33, characterized in that said step f) comprises etching away a part of the second film above the columnar layer.

A method according to claim 33, characterized in that said step f) comprises polishing the 1005628 second film over the columnar layer using a chemical / mechanical polishing technique. 1 0 0 5 6 ic. <> -