NL1005630C2

NL1005630C2 - Charge storage capacitor electrode structure production used in semiconductor memory device

Info

Publication number: NL1005630C2
Application number: NL1005630A
Authority: NL
Inventors: Fang-Ching Chao
Original assignee: United Microelectronics Corp
Priority date: 1997-03-25
Filing date: 1997-03-25
Publication date: 1998-09-28

Abstract

The storage capacitor electrode structure, for use in a semiconductor memory device and containing a transfer transistor formed on a substrate, is produced by: forming a first insulating layer over the transistor; forming a first conducting layer penetrating the insulating layer and connecting with a source-drain area of the transistor; forming a columnar layer extending over the insulating layer and containing a cutaway with a side wall above the first conducting layer; forming a second conducting layer along the side wall of the above cutaway connected to the first layer; forming a second insulating layer on the first and second conducting layers and the columnar layer; forming a third conducting layer on the second insulating layer; forming a third insulating layer on the third conducting layer; selectively removing parts of the third insulating and conducting layers and the second insulating layer to produce a surface at the level of the columnar layer; forming a fourth conducting layer on that surface; removing parts of the third and fourth conducting layers and all of the second and third insulating layers and the columnar layer where the electrode structure consists of all four conducting layers.

Description

NL 4 3.16 7-PW/mvNL 4 3.16 7-PW / pl

Werkwijze voor het vervaardigen van een opslagcondensatore-lektrodestructuur ten gebruike in een halfgeleidergeheugen-cel alsmede werkwijze voor het vormen van een opslagconden-sator met de opslagcondensatorelektrodestructuurA method of manufacturing a storage capacitor electrode structure for use in a semiconductor memory cell as well as a method of forming a storage capacitor with the storage capacitor electrode structure

ACHTERGROND VAN DE UITVINDINGBACKGROUND OF THE INVENTION

1. Gebied van de uitvinding1. Field of the invention

De uitvinding heeft algemeen betrekking op een 5 halfgeleidergeheugeninrichting en meer in het bijzonder op een structuur van een DRAM-cel (dynamic random access memory) met een overbrengtransistor en een boomvomrige ladings-opslagcondensator.The invention generally relates to a semiconductor memory device and more particularly to a structure of a DRAM (dynamic random access memory) cell with a transfer transistor and a tree-shaped charge storage capacitor.

10 2. Beschrijving van de verwante techniek10 2. Description of the Related Art

Figuur 1 is een circuitschema van een geheugencel voor een DRAM-inrichting. Zoals in de tekening wordt getoond bestaat een DRAM-cel in hoofdzaak uit een overbrengtransistor T en een ladingsopslagcondensator C. Een source 15 van de overbrengtransistor T is verbonden met een overeenkomstige bitlijn BL en de drain is verbonden met een opsla-gelektrode 6 van de ladingsopslagcondensator C. Een gate van de overbrengtransistor T is verbonden met een overeenkomstige woordlijn WL. Een tegenovergelegen elektrode 8 van 20 de condensator C is verbonden met een constante voedingsbron. Een dielektrische film 7 is aanwezig tussen de opsla-gelektrode 6 en de tegenovergelegen elektrode 8.Figure 1 is a circuit diagram of a memory cell for a DRAM device. As shown in the drawing, a DRAM cell mainly consists of a transfer transistor T and a charge storage capacitor C. A source 15 of the transfer transistor T is connected to a corresponding bit line BL and the drain is connected to a storage electrode 6 of the charge storage capacitor C. A gate of the transfer transistor T is connected to a corresponding word line WL. An opposite electrode 8 of the capacitor C is connected to a constant power source. A dielectric film 7 is present between the storage electrode 6 and the opposite electrode 8.

Bij het vervaardigingsprocédé van DRAM's wordt een tweedimensionale condensator, ook wel genoemd een planaire 25 condensator, hoofdzakelijk gebruikt bij conventionele 1005630 2 DRAM's met een opslagcapaciteit van minder dan 1M (mega = miljoen) bits. Bij een DRAM met een geheugencel die gebruik maakt van een planaire condensator worden elektrische ladingen opgeslagen op het hoofdoppervlak van een halfgelei-5 dersubstraat zodat het hoofdoppervlak een groot gebied dient te beslaan. Dit soort geheugencel is daarom niet geschikt voor een DRAM met een hoge integratiegraad. Voor een hoog geïntegreerde DRAM, zoals een DRAM met meer dan 4M bits geheugen is een driedimensionale condensator, ook 10 wel condensator van het gestapelde soort (stacked-type) of gleuftype (trench-type) genoemd, ingevoerd.In the manufacturing process of DRAMs, a two-dimensional capacitor, also called a planar capacitor, is used primarily with conventional 1005630 2 DRAMs with a storage capacity of less than 1M (mega = million) bits. In a DRAM with a memory cell using a planar capacitor, electric charges are stored on the major surface of a semiconductor substrate so that the major surface must cover a large area. This type of memory cell is therefore not suitable for a DRAM with a high degree of integration. For a highly integrated DRAM, such as a DRAM with more than 4M bits of memory, a three-dimensional capacitor, also referred to as stacked type capacitor (stacked type) or slot type (trench type), has been introduced.

Bij condensatoren van het gestapelde type of gleuftype is het mogelijk gemaakt om een groter geheugen te verkrijgen in een gelijk volume. Voor het realiseren van 15 een halfgeleiderinrichting van nog hogere integratiegraad zoals een VLSI-circuit (very-large-scale integration) met een capaciteit van 64M bits blijkt evenwel een condensator van een simpele driedimensionale structuur zoals de conventionele condensator van het gestapelde type of het gleufty-20 pe ontoereikend te zijn.With stacked or slot type capacitors, it is possible to obtain a larger memory in an equal volume. However, for realizing a semiconductor device of even higher integration degree such as a VLSI (very-large-scale integration) circuit with a capacity of 64M bits, a capacitor of a simple three-dimensional structure such as the conventional stacked-type capacitor or the slot-type capacitor -20 pe to be inadequate.

Een oplossing voor het verbeteren van de capaciteit van een condensator is gebruikmaking van een gestapelde condensator van het vin-type zoals is voorgesteld in het artikel "3-Dimensional Stacked Capacitor Cell for 16M en 25 64M DRAM's", International Electron Devices Meeting, pagi na's 592-595, december 1988 van Erna en anderen. De gestapelde condensator van het vin-type omvat elektrodes en die-lektrische films die zich in vinvorm uitstrekken in een aantal gestapelde lagen. DRAM's voorzien van gestapelde 30 condensatoren van het vin-type worden ook geopenbaard in het Amerikaanse octrooischrift 5.071.783 (Taguchi en ande- 1005630 3 ren), 5.126.810 (Gotou), 5.196.365 (Gotou) en 5.206.787 (Fuj ioka) .One solution to improve capacitor capacities is to use a fin-type stacked capacitor as suggested in the article "3-Dimensional Stacked Capacitor Cell for 16M and 25 64M DRAMs", International Electron Devices Meeting, pages 592-595, December 1988 from Erna et al. The fin-type stacked capacitor comprises electrodes and dielectric films extending in fin form in a plurality of stacked layers. DRAMs provided with fin-type stacked capacitors are also disclosed in U.S. Patent 5,071,783 (Taguchi and others 1005630 3 ren), 5,126,810 (Gotou), 5,196,365 (Gotou), and 5,206,787 (Fuj ioka).

Een andere oplossing voor het verbeteren van de capaciteit van een condensator is gebruik te maken van een 5 gestapelde condensator van het zogenaamde cilindrische type zoals voorgesteld in het artikel "Novel Stacked Capacitor Cell for 64-Mb DRAM", 1989 Symposium on VLSI Technology Digest of Technical Papers, pagina's 69-70 van Wakamiya en anderen. De gestapelde condensator van het cilindrische ty-10 pe omvat elektrodes en dielektrische films die zich in cilindrische vorm uitstrekken voor het verhogen van het op-pervlaktegebied van de elektrodes. Een DRAM voorzien van een gestapelde condensator van het cilindrische type wordt ook geopenbaard in het Amerikaanse octrooischrift 5.077.688 15 (Kumanoya en anderen).Another solution for improving the capacitance of a capacitor is to use a stacked capacitor of the so-called cylindrical type as proposed in the article "Novel Stacked Capacitor Cell for 64-Mb DRAM", 1989 Symposium on VLSI Technology Digest of Technical Papers, pages 69-70 of Wakamiya and others. The stacked capacitor of the cylindrical type 10 includes electrodes and dielectric films that extend in a cylindrical shape to increase the surface area of the electrodes. A DRAM provided with a stacked cylindrical type capacitor is also disclosed in U.S. Patent No. 5,077,688 (Kumanoya et al.).

Gezien de trend naar verhoogde integratiedichtheid dient de afmeting van de DRAM-cel in een vlak (het gebied dat in het vlak wordt ingenomen) verder te worden gereduceerd. In het algemeen gesproken leidt een reductie van de 20 afmeting van de cel tot een reductie van de ladingsopslag-capaciteit (capaciteit). Bovendien neemt bij afname van de capaciteit, de waarschijnlijkheid van beperkte fouten (soft errors) als gevolg van het invallen van α-stralen toe. Er bestaat zodoende bij deze techniek nog steeds behoefte tot 25 het ontwerpen van een nieuwe structuur van een opslagcon-densator die dezelfde capaciteit kan bereiken in een kleiner planair oppervlak alsmede van een geschikte werkwijze voor het vervaardigen van de structuur.In view of the trend towards increased integration density, the size of the DRAM cell in a plane (the area occupied in the plane) should be further reduced. Generally speaking, a reduction in the size of the cell leads to a reduction in the charge storage capacity (capacity). Moreover, as the capacity decreases, the probability of limited errors (soft errors) due to the incident of α-rays increases. Thus, there is still a need in this technique to design a new structure of a storage capacitor that can achieve the same capacity in a smaller planar area as well as a suitable method of manufacturing the structure.

30 1005630 430 1005630 4

SAMENVATTING VAN DE UITVINDINGSUMMARY OF THE INVENTION

Het is derhalve een doel van de onderhavige uitvinding om een methode te verschaffen voor het vervaardigen 5 van een halfgeleidergeheugeninrichting met een boomvormige condensatorstructuur die een toegenomen gebied verschaft voor ladingsopslag zonder extra oppervlaktegebied van de inrichting te gebruiken.It is therefore an object of the present invention to provide a method of manufacturing a semiconductor memory device having a tree-shaped capacitor structure that provides an increased area for charge storage without using additional surface area of the device.

In overeenstemming met een eerste voorkeursuitvoe-10 ringsvorm van de uitvinding wordt een werkwijze voor vervaardigen van een halfgeleidergeheugeninrichting verschaft welke halfgeleidergeheugeninrichting een substraat omvat, een overbrengtransistor gevormd op het substraat en een la-dingsopslagcondensator die elektrisch is gekoppeld met een 15 van de source-/drain-gebieden van de overbrengtransistor.In accordance with a first preferred embodiment of the invention, there is provided a method of manufacturing a semiconductor memory device comprising a semiconductor memory device comprising a substrate, a transfer transistor formed on the substrate and a charge storage capacitor electrically coupled to one of the source / drain areas of the transfer transistor.

De werkwijze voor het vervaardigen omvat het verschaffen van een substraat met een daarop aanwezige transistor, vormen van een eerste isolatielaag over het substraat welke de overbrengtransistor overdekt, vormen van een eerste gelei-20 dingslaag die althans door de eerste isolatielaag penetreert en elektrisch is gekoppeld met een source-/drain-gebied van de overbrengtransistor; vormen van een kolomvormige laag boven de eerste isolatielaag bij zijkanten van de eerste geleidingslaag, welke kolomvormige laag ten minste 25 een uitsparing omvat boven de eerste geleidingslaag; vormen van een tweede geleidingslaag op zijwanden van de ten minste aanwezige uitsparing van de kolomlaag; ten minste éénmaal afwisselend vormen van eerste en tweede filmlagen over de eerste geleidingslaag, de tweede geleidingslaag en de 30 kolomlaag waarbij de tweede filmlaag bestaat uit gelei- dingsmateriaal terwijl de eerste filmlaag bestaat uit isolatiemateriaal; definiëren van de eerste en tweede filmla- 1005630 5 gen en opdelen van de sectie boven de kolomlaag, vormen van een tweede isolatielaag over de tweede filmlaag, opvullen van de ruimte in het uitsparingsgebied van de tweede filmlaag; vormen van een derde geleidingslaag die de kolomlaag 5 overdekt, alsmede de eerste en tweede filmlagen, de tweede geleidingslaag en de tweede isolatielaag; definiëren van de derde geleidingslaag en de tweede filmlaag zodanig dat de derde geleidingslaag en de tweede filmlaag binnen het uitsparingsgebied worden opgedeeld waarbij een uiteinde van de 10 tweede geleidingslaag is verbonden met de omtrek van de eerste geleidingslaag terwijl het andere uiteinde van de tweede geleidingslaag is verbonden met een uiteinde van de derde geleidingslaag en de eerste, de tweede en de derde geleidingslagen in combinatie een stamvormige gelei-15 dingslaagstructuur vormen en de filmlaag met een uiteinde verbonden met het onderoppervlak van de derde geleidingslaag in doorsnede een takvormige geleidingslaagstruc-tuur vormt en de eerste, de tweede en de derde geleidingslagen in combinatie met de tweede filmlaag een opsla-20 gelektrode vormen van de ladingsopslagcondenstor; verwijderen van de kolomlaag, de tweede isolatielaag en de eerste filmlaag; het vormen van een dielektrische laag over de blootliggende oppervlakken van de eerste, de tweede en de derde geleidingslagen en de tweede filmlaag alsmede het 25 vormen van een vierde geleidingslaag over het oppervlak van de dielektrische laag als een tegenovergelegen elektrode van de ladingsopslagcondensator.The manufacturing method comprises providing a substrate with a transistor disposed thereon, forming a first insulating layer over the substrate covering the transfer transistor, forming a first conductive layer that penetrates at least through the first insulating layer and is electrically coupled to a source / drain region of the transfer transistor; forming a columnar layer above the first insulating layer at sides of the first guide layer, said columnar layer comprising at least a recess above the first guide layer; forming a second guiding layer on side walls of the at least existing recess of the column layer; at least once alternately forming first and second film layers over the first conductive layer, the second conductive layer, and the column layer, wherein the second film layer consists of conductive material while the first film layer consists of insulating material; defining the first and second film layers and dividing the section above the column layer, forming a second insulating layer over the second film layer, filling the space in the recess region of the second film layer; forming a third conductive layer covering the column layer 5, the first and second film layers, the second conductive layer and the second insulating layer; defining the third conductive layer and the second film layer such that the third conductive layer and the second film layer are divided within the recess region, wherein one end of the second conductive layer is connected to the periphery of the first conductive layer while the other end of the second conductive layer is connected with one end of the third conductive layer and the first, second and third conductive layers in combination forming a stem-shaped conductive layer structure and the film layer having an end connected to the bottom surface of the third conductive layer in cross section forms a branch-shaped conductive layer structure and the first, second and third conductive layers in combination with the second film layer to form a storage electrode of the charge storage capacitor; removing the column layer, the second insulating layer and the first film layer; forming a dielectric layer over the exposed surfaces of the first, second and third conducting layers and the second film layer, and forming a fourth conducting layer over the surface of the dielectric layer as an opposite electrode of the charge storage capacitor.

Overeenkomstig een aspect van de uitvinding omvat de stamvormige geleidingslaag een onderste stamsectie met 30 een onderuiteinde dat elektrische is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor; een middelste stamsectie die zich in hoofdzaak opwaarts uit- 1005630 6 strekt weg vanaf de onderste stamsectie; en een bovenste stamsectie die zich horizontaal uitstrekt vanaf het bovenste uiteinde van de middelste stamsectie. De onderste stamsectie kan bijvoorbeeld in dwarsdoorsnede T-vormig zijn of 5 U-vormig terwijl de middelste stamsectie een holle cilindrische vorm kan hebben, een doosvormige rechthoekige vorm of een andere geschikte vorm kan hebben.In accordance with an aspect of the invention, the stem-shaped conductive layer comprises a bottom stem section with a bottom end electrically coupled to one of the source / drain regions of the transfer transistor; a center stem section extending substantially upwardly from the bottom stem section; and an upper trunk section extending horizontally from the upper end of the middle trunk section. For example, the bottom stem section may be T-shaped or 5 U-shaped in cross-section while the middle stem section may have a hollow cylindrical shape, a box-shaped rectangular shape or other suitable shape.

In overeenstemming met een andere uitvoeringsvorm van de uitvinding zijn de volgende stappen aanwezig na het 10 vormen van de eerste isolatielaag en voorafgaand aan het vormen van de eerste geleidingslaag.In accordance with another embodiment of the invention, the following steps are present after forming the first insulating layer and before forming the first conductive layer.

Eerst vormen van een etsbeschermingslaag boven de eerste isolatielaag, vervolgens het vormen van een derde isolatielaag over de etsbeschermingslaag. Het vormen van de 15 eerste geleidingslaag omvat verder het vormen van een eerste geleidingslaag die door de derde isolatielaag en de etsbeschermingslaag penetreert. Tot slot omvat de verwijde-ringsstap de stap van verwijderen van de derde isolatielaag .First forming an etching protection layer above the first insulating layer, then forming a third insulating layer over the etching protecting layer. The forming of the first conductive layer further comprises forming a first conductive layer which penetrates through the third insulating layer and the etching protection layer. Finally, the removal step includes the step of removing the third insulating layer.

20 In overeenstemming met een verdere voorkeursuit voeringsvorm van de uitvinding wordt een werkwijze verschaft voor het vervaardigen van een halfgeleidergeheuge-ninrichting die is voorzien van een substraat, een over-brengtransistor gevormd op het substraat en een ladingsop-25 slagcondensator die elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor. De werkwijze voor het vervaardigen omvat vormen van een eerste isolatielaag over het substraat welke de overbrengtransistor afdekt; vormen van een eerste geleidingslaag die al-30 thans door de eerste isolatielaag penetreert en elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor; vormen van een kolomlaag boven de eer- 1005630 7 ste geleidingslaag; het vormen van een tweede gelei-dingslaag op het oppervlak van de kolomlaag; het vormen van een tweede isolatielaag over de tweede geleidingslaag welke de ruimte opvult in het uitsparingsgebied van de tweede ge-5 leidingslaag; definiëren van de tweede geleidingslaag en de tweede isolatielaag en opdelen van de sectie boven de kolomlaag; definiëren van de kolomlaag en vormen van een opening daarin; vormen van een derde geleidingslaag op de bodem en zijwanden van de opening en over de tweede gelei -10 dingslaag en de tweede isolatielaag; definiëren van de derde geleidingslaag en de tweede geleidingslaag op zodanige wijze dat de derde geleidingslaag wordt opgedeeld bij de bodem van de opening alsmede de derde en de tweede gelei-dingslagen op een positie boven de source-/drain-gebieden 15 die elektrisch is gekoppeld met de eerste geleidingslaag, een uiteinde van de derde geleidingslaag is verbonden met de omtrek van de eerste geleidingslaag en de derde geleidingslaag en de eerste geleidingslaag in combinatie een stamvormige geleidingslaag vormen waarbij een uiteinde van 20 de tweede geleidingslaag is verbonden met het inwendige oppervlak van de derde geleidingslaag en een takvormige geleidingslaag vormt en dat de eerste, de tweede en de derde geleidingslagen in combinatie een opslagelektrode vormen van de ladingsopslagcondensator; verwijderen van de kolom-25 laag en de tweede isolatielaag; het vormen van een dielek-trische laag over blootliggende oppervlakken van de eerste, de tweede en de derde geleidingslagen; alsmede vormen van een vierde geleidingslaag over het oppervlak van de dielek-trische laag, het geen resulteert in de formatie van een 30 tegenovergelegen elektrode van de ladingsopslagcondensator.In accordance with a further preferred embodiment of the invention, there is provided a method of manufacturing a semiconductor memory device comprising a substrate, a transfer transistor formed on the substrate and a charge storage capacitor electrically coupled to a of the source / drain regions of the transfer transistor. The manufacturing method comprises forming a first insulating layer over the substrate covering the transfer transistor; forming a first conductive layer which now penetrates through the first insulating layer and is electrically coupled to one of the source / drain regions of the transfer transistor; forming a column layer above the first conductor layer; forming a second conductive layer on the surface of the column layer; forming a second insulating layer over the second conductive layer which fills the space in the recess region of the second conductive layer; defining the second conducting layer and the second insulating layer and dividing the section above the column layer; defining the column layer and forming an opening therein; forming a third conductive layer on the bottom and side walls of the opening and over the second conductive layer and the second insulating layer; defining the third conductive layer and the second conductive layer in such a manner that the third conductive layer is divided at the bottom of the opening as well as the third and second conductive layers at a position above the source / drain regions 15 electrically coupled to the first conductive layer, one end of the third conductive layer is connected to the periphery of the first conductive layer and the third conductive layer and the first conductive layer in combination form a stem-shaped conductive layer, wherein one end of the second conductive layer is connected to the internal surface of the third conductive layer and a branch-like conductive layer and that the first, second and third conductive layers in combination form a storage electrode of the charge storage capacitor; removing the column-25 layer and the second insulating layer; forming a dielectric layer over exposed surfaces of the first, second and third conductive layers; as well as forming a fourth conductive layer over the surface of the dielectric layer, which results in the formation of an opposite electrode of the charge storage capacitor.

Volgens een aspect van de uitvinding bezit een takvormige geleidingslaag gevormd door de tweede gelei- 1005630 δ dingslaag een sectie met meerdere segmenten met een afgebogen of zigzagvormige dwarsdoorsnede en een uiteinde van de sectie met het meervoudig afgebogen segment is verbonden met het inwendige oppervlak van de derde geleidingslaag. De 5 vervaardigingswerkwijze die bij de uitvinding wordt gebruikt omvat na het vormen van de tweede geleidingslaag en voorafgaand aan het vormen van de twee isolatielaag het althans éénmaal afwisselend vormen van eerste en tweede filmlagen over het oppervlak van de tweede geleidingslaag waar-10 bij de tweede filmlaag bestaat uit geleidingsmateriaal terwijl de eerste filmlaag bestaat uit isolatiemateriaal. Bovendien omvat de stap van het definiëren van de derde geleidingslaag verder het opdelen van de tweede film bij een positie boven de source-/drain-gebieden die elektrisch is 15 gekoppeld met de eerste geleidingslaag en omvat de stap van het verwijderen verder de verwijdering van de eerste filmlaag. De tweede filmlaag vormt deel van de takvormige geleidingslaag welke een sectie met meervoudige segmenten omvat met een afgebogen dwarsdoorsnede en een uiteinde van de 20 sectie met de meervoudige afgebogen segmenten is verbonden met het inwendige oppervlak van de derde geleidingslaag bijna evenwijdig aan de tweede geleidingslaag.According to an aspect of the invention, a branch-shaped guiding layer formed by the second conducting layer has a multi-segment section with a bent or zigzag cross-section and an end of the section with the multiple bent section is connected to the inner surface of the third conductive layer. The manufacturing method used in the invention includes, after forming the second conductive layer and prior to forming the two insulating layer, at least once alternately forming first and second film layers over the surface of the second conductive layer with the second film layer consists of conductive material while the first film layer consists of insulating material. In addition, the step of defining the third conduction layer further comprises dividing the second film at a position above the source / drain regions electrically coupled to the first conduction layer and the step of removing further comprises removing the first film layer. The second film layer forms part of the branch-shaped guide layer which includes a multi-segment section with a deflected cross-section and an end of the section with the multiple-deflected segments is connected to the inner surface of the third guide layer almost parallel to the second guide layer.

Volgens een ander aspect van de uitvinding kan de derde geleidingslaag ook een derde filmlaag en een vierde 25 filmlaag omvatten. In volgorde wordt eerst de derde filmlaag gevormd over de tweede geleidingslaag en vervolgens de vierde filmlaag op de zijwanden van de opening. Een uiteinde van de vierde filmlaag is verbonden met de omtrek van de eerste geleidingslaag en een uiteinde van de derde filmlaag 30 is verbonden met het andere uiteinde van de vierde filmlaag .According to another aspect of the invention, the third conductive layer may also comprise a third film layer and a fourth film layer. In order, first, the third film layer is formed over the second guide layer and then the fourth film layer is formed on the side walls of the opening. One end of the fourth film layer is connected to the periphery of the first guiding layer and one end of the third film layer 30 is connected to the other end of the fourth film layer.

1005630 91005630 9

In overeenstemming met een ander aspect van de uitvinding omvat de stap van vormen van de kolomlaag verder het vormen van een dikke isolatielaag over de eerste geleidingslaag, het vormen van een fotoresistlaag die de dikke 5 isolatielaag overdekt behalve de ontworpen uitsparingsge-bieden; het wegetsen van een deel van de niet bedekte dikke isolatielaag; het eroderen van de fotoresistlaag teneinde een deel van de dikke isolatielaag opnieuw bloot te leggen; het wegetsen van de blootgelegde dikke isolatielaag zodat 10 een kolomlaag wordt gevormd met een trapvormige dwarsdoorsnede; alsmede het verwijderen van de fotoresistlaag.In accordance with another aspect of the invention, the step of forming the column layer further comprises forming a thick insulating layer over the first conductive layer, forming a photoresist layer covering the thick insulating layer except the designed recess areas; etching away part of the uncovered thick insulating layer; eroding the photoresist layer to re-expose a portion of the thick insulating layer; etching away the exposed thick insulating layer to form a columnar layer with a stepped cross section; as well as removing the photoresist layer.

In overeenstemming met een verdere voorkeursuitvoeringsvorm van de uitvinding wordt een werkwijze verschaft voor het vervaardigen van een halfgeleidergeheuge-15 ninrichting met een substraat, een overbrengtransistor gevormd op het substraat en een ladingsopslagcondensator die elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor. De vervaardigingswerk-wijze omvat het eerst vormen van een isolatielaag over het 20 substraat welke de overbrengtransistor afdekt; het vormen van een eerste geleidingslaag die althans door de eerste isolatielaag penetreert en elektrisch is gekoppeld met een van de source-/drain-gebieden van de overbrengtransistor; het vormen van een kolomlaag boven de omtrek van de eerste 25 geleidingslaag die is voorzien van ten minste een uitsparing in de kolomlaag; het vormen van een tweede geleidingslaag op het oppervlak van de kolomlaag; het ten minste éénmaal afwisselend vormen van een eerste en tweede filmlaag over het oppervlak van de tweede geleidingslaag waar-30 bij de tweede filmlaag bestaat uit geleidingsmateriaal terwijl de eerste filmlaag bestaat uit isolatiemateriaal; het definiëren van de eerste en tweede filmlagen en de tweede 1005630 10 geleidingslaag en het vervolgens vormen van een opening boven de kolomlaag; het vormen van een derde geleidingslaag op de zijwanden van de opening; het definiëren van de tweede filmlaag en vervolgens opdelen van de tweede filmlaag 5 binnen het uitsparingsgebied, waarbij de omtrek van de tweede geleidingslaag is verbonden met de omtrek van de eerste geleidingslaag, een uiteinde van de derde geleidingslaag is verbonden met een uiteinde van de tweede geleidingslaag en de eerste, de tweede en de derde gelei-10 dingslagen in combinatie een stamvormige geleidingslaag vormen, terwijl de tweede filmlaag met een einde verbonden met het inwendige oppervlak van de derde geleidingslaag een takvormige geleidingslaag vormt en waarbij de eerste, de tweede, de derde geleidingslagen in combinatie met de twee-15 de filmlaag een opslagelektrode vormen van de ladingsop-slagcondensator; het verwijderen van de kolomlaag en de eerste filmlaag; het vormen van een dielektrische laag over de eerste, de tweede, de derde geleidingslagen en de tweede filmlaag; alsmede het vormen van een vierde geleidingslaag 20 over het oppervlak van de dielektrische laag hetgeen resulteert in de formatie van een tegenovergelegen elektrode van de ladingsopslagcondensator.In accordance with a further preferred embodiment of the invention, there is provided a method of manufacturing a semiconductor memory device with a substrate, a transfer transistor formed on the substrate and a charge storage capacitor electrically coupled to one of the source / drain regions of the transfer transistor. The manufacturing method comprises first forming an insulating layer over the substrate covering the transfer transistor; forming a first conduction layer that penetrates at least through the first insulating layer and is electrically coupled to one of the source / drain regions of the transfer transistor; forming a column layer above the perimeter of the first guide layer having at least one recess in the column layer; forming a second conductive layer on the surface of the column layer; at least once alternately forming a first and second film layer over the surface of the second conductive layer, wherein the second film layer consists of conductive material while the first film layer consists of insulating material; defining the first and second film layers and the second conductor layer and then forming an opening above the column layer; forming a third conductive layer on the side walls of the opening; defining the second film layer and then dividing the second film layer 5 within the recess region, the periphery of the second guiding layer being joined to the periphery of the first guiding layer, one end of the third guiding layer being connected to one end of the second guiding layer and the first, second and third conductive layers in combination form a stem-shaped conductive layer, while the second film layer having an end connected to the inner surface of the third conductive layer forms a branch-shaped conductive layer, and wherein the first, second, third conductive layers in combination with the second-15th film layer to form a storage electrode of the charge storage capacitor; removing the column layer and the first film layer; forming a dielectric layer over the first, the second, the third conductive layers and the second film layer; and forming a fourth conductive layer 20 over the surface of the dielectric layer resulting in the formation of an opposite electrode of the charge storage capacitor.

KORTE BESCHRIJVING VAN DE TEKENINGENBRIEF DESCRIPTION OF THE DRAWINGS

2525

Andere doelen, eigenschappen en voordelen van de uitvinding zullen duidelijk worden uit de volgende gedetailleerde beschrijving van de niet-limitatieve voorkeursuitvoeringsvormen. De beschrijving wordt gemaakt met ver-30 wijzing naar de bijgevoegde tekeningen, waarin: figuur 1 een circuitschema is van een conventionele geheugencel van een DRAM-inrichting, 1005630 11 figuren 2A tot 21 aanzichten zijn in dwarsdoorsnede voor het verklaren van een eerste uitvoeringsvorm van een werkwijze voor het vervaardigen van een halfgeleiderge-heugeninrichting volgens de uitvinding, 5 figuren 3A tot 3D aanzichten zijn in dwarsdoorsne de voor het verklaren van een tweede uitvoeringsvorm van een werkwijze voor het vervaardigen van een halfgeleiderge-heugeninrichting volgens de uitvinding, figuren 4A tot 4H aanzichten zijn in dwarsdoorsne-10 de voor het verklaren van een derde uitvoeringsvorm van een werkwijze voor het vervaardigen van een halfgeleidergeheu-geninrichting volgens de uitvinding, figuren 5A tot 5D aanzichten zijn in dwarsdoorsnede voor het verklaren van een vierde uitvoeringsvorm van 15 een werkwijze voor het vervaardigen van een halfgeleiderge-heugeninrichting volgens de uitvinding en figuren 6A tot 6F aanzichten zijn in dwarsdoorsnede voor het verklaren van een vijfde uitvoeringsvorm van een werkwijze voor het vervaardigen van een halfgeleiderge-20 heugeninrichting volgens de uitvinding.Other objects, features and advantages of the invention will become apparent from the following detailed description of the non-limiting preferred embodiments. The description is made with reference to the accompanying drawings, in which: Figure 1 is a circuit diagram of a conventional memory cell of a DRAM device, 1005630 11 Figures 2A to 21 are cross-sectional views for explaining a first embodiment of a method for manufacturing a semiconductor memory device according to the invention, Figures 3A to 3D are cross-sectional views for explaining a second embodiment of a method for manufacturing a semiconductor memory device according to the invention, Figures 4A to 4H are views In cross-sectional views for explaining a third embodiment of a method of manufacturing a semiconductor memory device according to the invention, Figures 5A to 5D are cross-sectional views for explaining a fourth embodiment of a manufacturing method of a semiconductor memory device The invention and Figures 6A to 6F are cross-sectional views for explaining a fifth embodiment of a method of manufacturing a semiconductor memory device according to the invention.

GEDETAILLEERDE BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORMENDETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS

25 Eerste voorkeursuitvoeringsvormFirst preferred embodiment

Er zal nu een beschrijving worden gegeven van een eerste karakteristieke uitvoeringsvorm van een werkwijze voor het vervaardigen van een halfgeleidergeheugeninrich-ting met een boomvormige ladingsopslagcondensator in over-30 eenstemming met de uitvinding met verwijzing naar de figuren 2A tot 21.Description will now be made of a first exemplary embodiment of a method of manufacturing a semiconductor memory device having a tree-shaped charge storage capacitor in accordance with the invention with reference to Figures 2A to 21.

1005630 121005630 12

Een oppervlak van een siliciumsubstraat 10, zie figuur 2A, wordt onderworpen aan thermische oxydatie met behulp van de LOCOS-techniek (local oxidation of silicon) en daardoor wordt een veldoxydatielaag 12 gevormd met een 5 dikte van bijvoorbeeld ongeveer 3.000 A (Angstroms). Vervolgens wordt een poortoxydelaag 14 gevormd met een dikte van bijvoorbeeld ongeveer 150 A door het siliciumsubstraat 10 te onderwerpen aan een thermische oxydatieproces. Vervolgens wordt een polysiliciumlaag met een dikte van bij-10 voorbeeld ongeveer 2.000 A opgebracht over het gehele oppervlak met gebruikmaking van CVD (chemical vapor deposition) of LPCVD (low pressure CVD). Om een polysiliciumlaag te krijgen van lage weerstand worden geschikte verontreinigingen zoals fosforionen bijvoorbeeld geïmplanteerd in de 15 polysiliciumlaag. Bij voorkeur wordt een hittebestendige metaallaag aangebracht over de polysiliciumlaag en wordt daarna een uitgloeibewerking uitgevoerd voor het vormen van polycide zodat de weerstand van de laag verder wordt verminderd. Het hittebestendige materiaal kan bijvoorbeeld be-20 staan uit wolfraam (W), met een dikte van ongeveer 2.000 A. Daarna wordt het polycide onderworpen aan een patroonvor-mingsbewerking voor het vormen van poortelektrodes (of woordlijnen) WL1 tot WL4, zie figuur 2A. Vervolgens worden bijvoorbeeld arseenionen geïmplanteerd met een energie van 25 70 KeV en bijvoorbeeld een dosering van ongeveer lxlO15 ato men per vierkante centimeter. Bij deze stap worden de woordlijnen WL1 tot WL4 als maskerlagen gebruikt. Hierdoor worden draingebieden 16a en 16b en source-gebieden 18a, 18b gevormd in het siliciumsubstraat 10.A surface of a silicon substrate 10, see Figure 2A, is subjected to thermal oxidation using the LOCOS (local oxidation of silicon) technique, thereby forming a field oxidation layer 12 with a thickness of, for example, about 3,000 Å (Angstroms). Then, a gate oxide layer 14 having a thickness of, for example, about 150 Å is formed by subjecting the silicon substrate 10 to a thermal oxidation process. Then, for example, a polysilicon layer having a thickness of about 2,000 A is applied over the entire surface using CVD (chemical vapor deposition) or LPCVD (low pressure CVD). To obtain a polysilicon layer of low resistance, suitable impurities such as phosphor ions are, for example, implanted in the polysilicon layer. Preferably, a heat resistant metal layer is applied over the polysilicon layer and an annealing operation is then performed to form polycide so that the resistance of the layer is further reduced. The heat resistant material can be, for example, tungsten (W), having a thickness of about 2,000 A. Thereafter, the polycide is patterned to form gate electrodes (or word lines) WL1 to WL4, see Figure 2A. Then, for example, arsenic ions are implanted with an energy of 25 70 KeV and, for example, a dosage of approximately 1x10 15 atoms per square centimeter. At this step, the word lines WL1 to WL4 are used as mask layers. As a result, drain regions 16a and 16b and source regions 18a, 18b are formed in the silicon substrate 10.

30 Bij een daaropvolgende stap, zie figuur 2B, wordt de CVD-werkwijze gebruikt voor het opbrengen van een isolerende planariseringslaag 20 bestaande bijvoorbeeld uit bo- 1005630 13 rofosfosilicaatglas (BPSG) tot een dikte van bijvoorbeeld ongeveer 7.000 A. Dezelfde werkwijze wordt vervolgens toegepast voor het vormen van een etsbeschermingslaag 22 die bijvoorbeeld kan bestaan uit een siliciumnitridelaag met 5 een dikte van bijvoorbeeld ongeveer 1.000 A. Daarna worden conventionele fotolithografische en etsprocessen toegepast voor het selectief etsen van delen van de etsbeschermingslaag 22, de isolerende planariseringslaag 20 en de poortoxydelaag 14 voor het vormen van opslagelektrodecon-10 tactgaten 24a, 24b die zich vanaf het bovenoppervlak van de etsbeschermingslaag 22 uitstrekken tot het bovenoppervlak van de draingebieden 16a en 16b. Vervolgens wordt een poly-siliciumlaag aangebracht over de etsbeschermingslaag 22 en worden conventionele fotolithografische en etsbewerkingen 15 gebruikt voor het definiëren van de polysiliciumlaag, ter vorming van polysiliciumlagen 26a en 26b die de lokatie markeren van een opslagelektrode van een ladingsopslagcon-densator voor iedere geheugencel. Om de conductiviteit van de polysiliciumlagen te verhogen kunnen bijvoorbeeld arsee-20 nionen in de lagen worden geïmplanteerd. Zoals de tekeningen tonen worden opslagelektrodecontactgaten 24a, 24b opgevuld door respectievelijke polysiliciumlagen 26a en 26b en overdekken de polysiliciumlagen verder een deel van het oppervlak van de etsbeschermingslaag 22. De polysiliciumlagen 25 26a en 26b kunnen evenwel met enige afstand worden geschei den van de etsbeschermingslaag 22 zoals met betrekking tot een andere uitvoeringsvoorbeeld zal worden beschreven.In a subsequent step, see Fig. 2B, the CVD method is used to apply an insulating planarization layer 20 consisting, for example, of phosphorus phosphosilicate glass (BPSG) 100, for example, to a thickness of, for example, about 7,000 A. The same method is then used for forming an etch protection layer 22 which may, for example, consist of a silicon nitride layer with a thickness of, for example, about 1,000 A. Thereafter, conventional photolithographic and etching processes are used for selectively etching parts of the etching protection layer 22, the insulating planarization layer 20 and the gate oxide layer 14 for forming storage electrode contact holes 24a, 24b extending from the top surface of the etch protection layer 22 to the top surface of the drain regions 16a and 16b. Then, a polysilicon layer is applied over the etch protection layer 22 and conventional photolithographic and etching operations 15 are used to define the polysilicon layer to form polysilicon layers 26a and 26b that mark the location of a storage electrode of a charge storage capacitor for each memory cell. For example, to increase the conductivity of the polysilicon layers, arsenic nions can be implanted into the layers. As the drawings show, storage electrode contact holes 24a, 24b are filled by respective polysilicon layers 26a and 26b and the polysilicon layers further cover part of the surface of the etch protection layer 22. However, the polysilicon layers 25a and 26b can be separated by some distance from the etch protection layer 22 such as will be described with respect to another exemplary embodiment.

Bij een daaropvolgende stap, zie figuur 2C, wordt een dikke isolatielaag bestaande uit bijvoorbeeld silicium-30 dioxyde opgebracht over de wafel tot een dikte van ongeveer 7.000 A. Vervolgens worden conventionele fotolithografische en etsprocessen gebruikt voor het selectief wegetsen van 1005630 14 delen van de isolatielaag teneinde zoals in de tekening wordt getoond isolatiekolommen 28 te vormen. De isolatieko-lommen worden begrensd door een aantal uitsparingen 29a en 29b en de middens van de uitsparingen 29a en 29b bevinden 5 zich bij voorkeur direct boven het centrum van de respectievelijke draingebieden 16a en 16b.In a subsequent step, see Figure 2C, a thick insulating layer consisting of, for example, silicon dioxide is applied over the wafer to a thickness of about 7,000 A. Subsequently, conventional photolithographic and etching processes are used to selectively etch away 1005630 14 parts of the insulating layer. to form insulating columns 28 as shown in the drawing. The insulating columns are bounded by a number of recesses 29a and 29b and the centers of the recesses 29a and 29b are preferably directly above the center of the respective drain areas 16a and 16b.

Bij een daaropvolgende stap, zie figuur 2D, worden polysilicium afstandsdelen 30a en 30b gevormd op de zijwanden van de isolatiekolommen 28. Bij deze voorkeursuitvoe-10 ringsvorm kunnen de polysilicium afstandsdelen 30a en 30b worden vervaardigd met behulp van de volgende stappen: een polysiliciumlaag wordt opgebracht tot een dikte van bijvoorbeeld ongeveer 1.000 A gevolgd door een terugetsbewer-king. Vervolgens wordt de CVD-methode gebruikt voor het 15 successievelijk vormen van een isolatielaag 32 en een polysiliciumlaag 34 . De isolatielaag 32 kan bijvoorbeeld bestaan uit een siliciumdioxydelaag met een dikte van ongeveer 1.000 A en de dikte van de polysiliciumlaag 34 is bijvoorbeeld gelijk aan ongeveer 1.000 A. Om de conductiviteit 20 te verhogen van de polysiliciumlaag 34 kunnen bijvoorbeeld arseenionen in de laag worden geïmplanteerd.In a subsequent step, see Figure 2D, polysilicon spacers 30a and 30b are formed on the side walls of the insulating columns 28. In this preferred embodiment, the polysilicon spacers 30a and 30b can be fabricated using the following steps: a polysilicon layer is applied to a thickness of, for example, about 1,000 A followed by etch-back processing. The CVD method is then used to successively form an insulating layer 32 and a polysilicon layer 34. For example, the insulating layer 32 may consist of a silicon dioxide layer having a thickness of about 1,000 Å and the thickness of the polysilicon layer 34 is, for example, equal to about 1,000 A. For example, to increase the conductivity of the polysilicon layer 34, arsenic ions may be implanted in the layer.

Bij een volgende stap, zie figuur 2E, wordt de CVD-methode gebruikt voor het opbrengen van een isolatielaag 36 op het oppervlak van de polysiliciumlaag 34, waar-25 bij bij voorkeur althans het restant van de uitsparingen 29a en 29b tussen de isolatiekolommen 28 wordt opgevuld.In a next step, see Figure 2E, the CVD method is used to apply an insulating layer 36 to the surface of the polysilicon layer 34, where preferably at least the remainder of the recesses 29a and 29b is placed between the insulating columns 28 padded.

Bij deze voorkeursuitvoeringsvorm is de dikte van de isolatielaag 36 bijvoorbeeld ongeveer 7.000 A.In this preferred embodiment, the thickness of the insulating layer 36 is, for example, about 7,000 A.

Bij een daaropvolgende stap, zie figuur 2F, wordt 30 een chemisch/mechanische polijstbewerking uitgevoerd (CMP) op het oppervlak van de wafel zoals wordt getoond in figuur 2E totdat een bovenste deel van de isolatiekolom 28 wordt 1005630 15 blootgelegd. Vervolgens wordt de CVD-methode gebruikt voor het opbrengen van een polysiliciumlaag 38 met een dikte van bijvoorbeeld ongeveer 1.000 A. Om de conductiviteit van de laag te verhogen kunnen bijvoorbeeld arseenionen in de po-5 lysiliciumlaag 38 worden geïmplanteerd.In a subsequent step, see Figure 2F, a chemical / mechanical polishing operation (CMP) is performed on the surface of the wafer as shown in Figure 2E until an upper part of the insulating column 28 is exposed. The CVD method is then used to apply a polysilicon layer 38 with a thickness of, for example, about 1,000 A. To increase the conductivity of the layer, for example, arsenic ions can be implanted in the polysilicon layer 38.

Bij de daaropvolgende stap, zie figuur 2G, worden in gebieden ongeveer boven de draingebieden 16a, 16b en in de gebieden boven de tussengelegen gebieden tussen de naburige te vormen geleidingsopslagcondensators conventionele 10 fotolithografische en etsbewerkingen uitgevoerd voor het opeenvolgend selectief etsen van eerst de polysiliciumlaag 38, de kolomvormige isolatielaag 28 alsmede de isolatielaag 36 binnen de uitsparingen 29a en 29b en tot slot de polysiliciumlaag 34. Door de bovenstaande etsbewerkingen worden 15 de polysiliciumlagen 38 en 34 versneden tot een aantal secties, namelijk 38a, 38b en 34a, 34b.In the subsequent step, see Figure 2G, in areas approximately above the drain regions 16a, 16b and in the regions above the intermediate regions between the neighboring conduction storage capacitors to be formed, conventional photolithographic and etching operations are performed for successively selectively etching the polysilicon layer 38, the columnar insulating layer 28 as well as the insulating layer 36 within the recesses 29a and 29b and finally the polysilicon layer 34. By the above etching operations, the polysilicon layers 38 and 34 are cut into a number of sections, namely 38a, 38b and 34a, 34b.

Bij een volgende stap, zie figuur 2H, wordt de wafel nat geëtst met de etsbeschermingslaag 22 dient als ets-eindpunt teneinde de blootliggende siliciumdioxydelagen zo-20 als de isolatielagen 36, 32 en de isolatiekolom 28 volledig te verwijderen. De vervaardiging van opslagelektrodes van ladingsopslagcondensators voor de DRAM is aldus voltooid. Zoals wordt getoond in figuur 2H zijn de opslagelektrodes opgebouwd uit respectievelijke onderste stamvormige polysi-25 liciumlagen 26a, 26b; middelste stamvormige polysiliciumlagen 30a, 30b; bovenste stamvormige polysiliciumlagen 38a, 38b; alsmede takvormige polysiliciumlagen 34a, 34b met een L-vormige dwarsdoorsnede. De onderste stamvormige polysiliciumlagen 26a, 26b zijn respectievelijk elektrisch gekop-30 peld met de draingebieden 16a en 16b van de respectievelijke overbrengtransistors van de DRAM en bezitten een T-vormige dwarsdoorsnede. De onderste uiteinden van de mid- 1005630 16 delste stamvormige polysiliciumlagen 30a, 30b zijn verbonden met de omtrek van de onderste stamvormige polysiliciumlagen 26a en 26b en strekken zich in hoofdzaak opwaarts daarvandaan uit weg van het oppervlak van het substraat 10.In a next step, see Figure 2H, the wafer is wet etched with the etch protection layer 22 serving as an etching end point to completely remove the exposed silicon layers such as the insulation layers 36, 32 and the insulation column 28. The manufacture of storage electrodes of charge storage capacitors for the DRAM has thus been completed. As shown in Figure 2H, the storage electrodes are composed of respective bottom stem-shaped polysilicon layers 26a, 26b; middle stem-shaped polysilicon layers 30a, 30b; top stem polysilicon layers 38a, 38b; as well as branch-shaped polysilicon layers 34a, 34b with an L-shaped cross section. The lower stem-shaped polysilicon layers 26a, 26b are electrically coupled to the drain regions 16a and 16b of the respective transfer transistors of the DRAM, respectively, and have a T-shaped cross section. The lower ends of the middle stem-shaped polysilicon layers 30a, 30b are joined to the periphery of the lower stem-shaped polysilicon layers 26a and 26b and extend substantially upwardly therefrom from the surface of the substrate 10.

5 Een uiteinde van de respectievelijke bovenste stamvormige polysiliciumlagen 38a, 38b is verbonden met het bovenste uiteinde van de middelste stamvormige polysiliciumlagen 30a en 30b en lagen 38a, 38b strekken zich horizontaal binnenwaarts daarvandaan uit evenwijdig aan het oppervlak van het 10 substraat 10. De middelste stamvormige polysiliciumlagen 30a, 30b kunnen een algemeen holle cilindrische vorm bezitten maar de horizontale dwarsdoorsnede daarvan (niet getoond) kan cirkelvormig zijn, rechthoekig of iedere andere geschikte vorm bezitten zoals duidelijk zal zijn voor de 15 vakman op het betreffende gebied. De respectievelijke takvormige polysiliciumlagen 34a, 34b zijn bevestigd aan de onderoppervlakken van de bovenste stamvormige polysiliciumlagen 38a en 38b en strekken zich verticaal naar beneden toe uit in de richting van het oppervlak van het substraat 20 10 over een zekere lengte alvorens zich horizontaal binnen waarts uit te strekken in de richting van het centrum van de middelste stamvormige polysiliciumlagen 30a, 30b. Dankzij de specifieke vorm van de dwarsdoorsnede van de opslag-elektrodes van de uitvinding worden de opslagelektrodes 25 hierna in deze beschrijving aangeduid als "boomvormige opslagelektrodes" en worden de condensators die aldus zijn vervaardigd aangeduid als "boomvormige ladingsopslagconden-satoren". De polysiliciumlagen 30a, 34a en 38a zijn uiteraard in elektrisch contact met elkaar en met de laag 26a en 30 derhalve tevens met het draingebied 16a en op dezelfde wijze zijn de lagen 38b, 34b, 30b en 26b in contact met elkaar en met het draingebied 16b.One end of the respective top stem-shaped polysilicon layers 38a, 38b is joined to the top end of the middle stem-shaped polysilicon layers 30a and 30b and layers 38a, 38b extend horizontally inwardly therefrom parallel to the surface of the substrate 10. The middle stem-shaped polysilicon layers 30a, 30b can have a generally hollow cylindrical shape, but the horizontal cross section thereof (not shown) can be circular, rectangular or any other suitable shape as will be apparent to those skilled in the art. The respective branch-shaped polysilicon layers 34a, 34b are attached to the bottom surfaces of the upper stem-shaped polysilicon layers 38a and 38b and extend vertically downward toward the surface of the substrate 20 over a certain length before extending horizontally inward. stretch toward the center of the middle stem-shaped polysilicon layers 30a, 30b. Due to the specific cross-sectional shape of the storage electrodes of the invention, the storage electrodes 25 hereinafter are referred to herein as "tree-shaped storage electrodes" and the capacitors thus manufactured are referred to as "tree-shaped charge storage capacitors". The polysilicon layers 30a, 34a and 38a are of course in electrical contact with each other and with the layer 26a and 30, therefore also with the drain region 16a and in the same manner, the layers 38b, 34b, 30b and 26b are in contact with each other and with the drain region 16b .

1005630 171005630 17

Bij een daaropvolgende stap, zie figuur 21, worden respectievelijk dielektrische films 40a, 40b gevormd over de oppervlakken van de boomvormige opslagelektrode 26a, 30a, 34a, 38a en de boomvormige opslagelektrode 26b, 30b, 5 34b, 38b. De dielektrische films 40a, 40b kunnen bijvoorIn a subsequent step, see Fig. 21, dielectric films 40a, 40b are formed over the surfaces of the tree storage electrode 26a, 30a, 34a, 38a and the tree storage electrode 26b, 30b, 34b, 38b, respectively. For example, the dielectric films 40a, 40b

beeld bestaan uit siliciumdioxyde, siliciumnitride, NO (siliciumnitride/siliciumdioxyde), ONOImage consist of Silicon Dioxide, Silicon Nitride, NO (Silicon Nitride / Silicon Dioxide), ONO

(siliciumdioxyde/siliciumnitride/siliciumdioxyde) of iets dergelijks. Vervolgens wordt een tegenovergelegen elektrode 10 42 uit polysilicium gevormd tegenover de opslagelektrodes (26a, 30a, 34a, 38a en 26b, 30b, 34b, 38b) over de dielek trische films 40a, 40b. Het proces voor vormen van de tegenovergelegen elektrode 42 omvat een eerste stap van op-brengen van een polysiliciumlaag met behulp van de CVD-15 werkwijze tot een dikte van bijvoorbeeld ongeveer 1.000 A, een tweede stap van diffunderen van verontreinigingen van het n-type in de polysiliciumlaag ter verhoging van de con-ductiviteit en een uiteindelijke stap van toepassing van conventionele fotolithografische en etsbewerkingen voor het 20 selectief wegetsen van delen van de polysiliciumlaag. De vervaardiging van de boomvormige ladingsopslagcondenator voor de DRAM is hiermede voltooid.(silicon dioxide / silicon nitride / silicon dioxide) or the like. Then, an opposing polysilicon electrode 42 is formed opposite the storage electrodes (26a, 30a, 34a, 38a and 26b, 30b, 34b, 38b) over the dielectric films 40a, 40b. The process for forming the opposite electrode 42 includes a first step of applying a polysilicon layer using the CVD-15 method to a thickness of, for example, about 1,000 Å, a second step of diffusing n-type impurities into the polysilicon layer to increase conductivity and a final step of using conventional photolithographic and etching operations to selectively etch away portions of the polysilicon layer. The manufacture of the tree-shaped charge storage capacitor for the DRAM has thus been completed.

Alhoewel dit in figuur 21 niet wordt getoond omvatten opvolgende stappen voor het completeren van de ver-25 vaardigen van de DRAM-chip zelf het vervaardigen van bit- lijnen, aansluiteilanden, interconnecties, passiveringen en verpakking. Deze stappen involveren uitsluitend conventionele technieken en vormen geen deel van de onderhavige uitvinding zodat een gedetailleerde beschrijving niet noodza-30 kelijk is en hierin niet zal worden gegeven.Although not shown in Figure 21, subsequent steps to complete the manufacture of the DRAM chip itself include manufacturing bit lines, terminal islands, interconnections, passivations, and packaging. These steps involve conventional techniques only and do not form part of the present invention so that a detailed description is not necessary and will not be provided herein.

1005630 181005630 18

Tweede voorkeursuitvoeringsvormSecond preferred embodiment

Bij de voorgaande eerste karakteristieke uitvoeringsvorm bezit de geopenbaarde boomvormige opslagelektrode slechts een enkele takvormige elektrode met een L-vormige 5 dwarsdoorsnede. Het aantal takken is evenwel niet tot één beperkt en kan ook twee of meer bedragen. Een tweede karakteristieke uitvoeringsvorm van een boomvormige opslagelektrode overeenkomstig de uitvinding die is voorzien van twee takvormige elektrodes ieder met een L-vormige dwarsdoorsne-10 de wordt nu beschreven.In the foregoing first characteristic embodiment, the disclosed tree-shaped storage electrode has only a single branch-shaped electrode with an L-shaped cross section. However, the number of branches is not limited to one and may also be two or more. A second exemplary embodiment of a tree-shaped storage electrode according to the invention, comprising two branch-shaped electrodes each with an L-shaped cross-section, is now described.

De nu volgende beschrijving van de tweede uitvoeringsvorm van een halfgeleidergeheugeninrichting met een boomvormige ladingsopslagcondensator vervaardigd in overeenstemming met de uitvinding wordt gemaakt met verwijzing 1? naar de figuren 3A tot 3D. Deze karakteristieke uitvoeringsvorm van een halfgeleidergeheugeninrichting wordt vervaardigd met behulp van tweede voorkeursuitvoeringsvorm voor het vervaardigen van een halfgeleidergeheugeninrichting volgens de uitvinding.The following description of the second embodiment of a semiconductor memory device having a tree-shaped charge storage capacitor manufactured in accordance with the invention is made with reference 1? to Figures 3A to 3D. This exemplary embodiment of a semiconductor memory device is manufactured using the second preferred embodiment for manufacturing a semiconductor memory device according to the invention.

20 De boomvormige opslagelektrode van de tweede uit voeringsvorm is gebaseerd op de structuur van figuur 2D. Elementen in de figuren 3A tot 3D die identiek zijn met die in figuur 2D worden aangeduid met dezelfde verwijzingscij-f ers .The tree-shaped storage electrode of the second embodiment is based on the structure of Figure 2D. Elements in Figures 3A to 3D which are identical to those in Figure 2D are identified by the same reference numerals.

25 De CVD-methode wordt gebruikt, zie figuur 3A teza men met figuur 2D, voor het successievelijk vormen van additionele afwisselende isolatielagen en polysiliciumlagen, inclusief een eerste additionele isolatielaag 44, een eerste additionele polysiliciumlaag 46 en een tweede additio-30 nele isolatielaag 48. De isolatielagen 44, 48 worden bij voorkeur gevormd uit bijvoorbeeld siliciumoxyde. De isolatielaag 44 en de polysiliciumlaag 46 worden ieder opge- 1005630 19 bracht tot een dikte van bijvoorbeeld ongeveer 1.000 A en de isolatielaag 48 wordt opgebracht tot een dikte van bijvoorbeeld ongeveer 7.000 A. Om de conductiviteit van de po-lysiliciumlaag 46 te verhogen kunnen bijvoorbeeld arseenio-5 nen in de laag worden geïmplanteerd.The CVD method is used, see Figure 3A together with Figure 2D, to successively form additional alternating insulating layers and polysilicon layers, including a first additional insulating layer 44, a first additional polysilicon layer 46 and a second additional insulating layer 48. The insulating layers 44, 48 are preferably formed from, for example, silicon oxide. The insulating layer 44 and the polysilicon layer 46 are each applied to a thickness of, for example, about 1,000 A and the insulating layer 48 is applied to a thickness of, for example, about 7,000 A. In order to increase the conductivity of the polysilicon layer 46, for example, arsenic ions are implanted in the layer.

Bij een daaropvolgende stap, zie figuur 3B, wordt de chemisch/mechanische polijetstechniek (CMP) toegepast op het oppervlak dat in figuur 3A wordt getoond totdat althans het bovenste deel van de isolatiekolom 28 is blootgelegd.In a subsequent step, see Figure 3B, the chemical / mechanical polishing technique (CMP) is applied to the surface shown in Figure 3A until at least the top portion of the isolation column 28 is exposed.

10 Daarna wordt CVD-werkwijze gebruikt voor het opbrengen van een polysiliciumlaag 50 tot een dikte van bijvoorbeeld ongeveer 1.000 A. Om de conductiviteit van de polysiliciumlaag 50 te verhogen kunnen bijvoorbeeld arseenionen in de laag worden geïmplanteerd.Then CVD method is used to apply a polysilicon layer 50 to a thickness of, for example, about 1,000 A. To increase the conductivity of the polysilicon layer 50, for example, arsenic ions can be implanted in the layer.

15 Bij een volgende stap, zie figuur 3C, wordt in ge bieden ongeveer boven de draingebieden 16a, 16b en in gebieden boven de tussengelegen gebieden tussen de naburige ladingsopslagcondensators die worden gevormd conventionele fotolithografische en etsbewerkingen uitgevoerd om in volg-20 orde eerst de polysiliciumlaag 50, de kolomisolatielaag 28 en de isolatielaag 48 in de uitsparingen 29a, 29b selectief te etsen en daarna vervolgens de kolomvormige isolatielaag 28 en de isolatielaag 44 in de uitsparingen 29a, 29b en tot slot de polysiliciumlaag 34. Door de bovengenoemde etsbe-25 werkingen worden de polysiliciumlagen 50, 46 en 34 versneden tot een aantal secties, namelijk 50a, 50b, 46a, 46b en 34a, 34b.In a next step, see Fig. 3C, in areas approximately above the drain regions 16a, 16b and in regions above the intermediate regions between the neighboring charge storage capacitors formed, conventional photolithographic and etching operations are performed to first sequence the polysilicon layer 50 , selectively etch the column insulating layer 28 and the insulating layer 48 in the recesses 29a, 29b, and then the columnar insulating layer 28 and the insulating layer 44 in the recesses 29a, 29b and finally the polysilicon layer 34. Due to the above-mentioned etching operations, the polysilicon layers 50, 46 and 34 cut into a number of sections, namely 50a, 50b, 46a, 46b and 34a, 34b.

Bij een opvolgende stap, zie figuur 3D, wordt de wafel nat geëtst met de etsbeschermingslaag 22 als etseind-30 punt teneinde blootliggende siliciumdioxydelagen volledig te verwijderen zoals de isolatielagen 48, 44, 32 en de isolatiekolom 28. De vervaardiging van opslagelektrodes van 1005630 20 ladingsopslagcondensatoren voor de DRAM is hiermede voltooid. Zoals figuur 3D toont zijn de opslagelektrodes opgebouwd uit respectievelijke onderste stamvormige polysilici-umlagen 26a, 26b; middelste stamvormige polysiliciumlagen 5 30a, 30b; bovenste stamvormige polysiliciumlagen 50a, 50b; alsmede twee takvormige polysiliciumlagen 34a, 46a en 34b, 46b die ieder een L-vormige dwarsdoorsnede bezitten. De onderste stamvormige polysiliciumlagen 26a, 26b zijn respectievelijk elektrisch gekoppeld met de draingebieden 16a, 10 16b van de respectievelijke overbrengtransistors van de DRAM en bezitten een T-vormige dwarsdoorsnede. De onderuiteinden van de middelste stamvormige polysiliciumlagen 30a, 30b zijn verbonden met de omtrek van de onderste stamvormige polysiliciumlagen 26a, 26b en strekken zich in 15 hoofdzaak opwaarts daarvandaan uit vanaf het oppervlak van het substraat 10. Een uiteinde van de respectievelijke bovenste stamvormige polysiliciumlagen 50a, 50b is verbonden met het bovenuiteinde van de middelste stamvormige lagen 30a, 30b en lagen 50a, 50b strekken zich daarvandaan hori- 20 zontaai binnenwaarts uit naar het oppervlak van het substraat 10. De middelste stamvormige polysiliciumlagen 30a, 30b kunnen een algemeen holle cilindrische vorm bezitten maar de horizontale dwarsdoorsnede (niet getoond) kan cirkelvormig zijn, rechthoekig of iedere andere geschikte vorm 25 bezitten die de vorm van de isolatiekolom 28 volgt zoals voor de deskundige op het betreffende gebied duidelijk zal zijn. De twee respectievelijke takvormige polysiliciumlagen 34a, 46a en 34b, 46b zijn verbonden met de respectievelijke onderste oppervlakken van de bovenste stamvormige polysili-30 ciumlagen 50a en 50b en strekken zich verticaal neerwaarts uit in de richting van het oppervlak van het substraat 10 over een zekere afstand alvorens zich horizontaal binnen- 1005630 21 waarts uit te strekken in de richting van het centrum. Volgende processtappen, bijvoorbeeld het aanbrengen van die-lektrische films en de tegenovergelegen elektrode, verschillen niet substantieel van het proces dat is beschreven 5 met betrekking tot de eerste uitvoeringsvorm en zal derhalve niet opnieuw hierin in detail worden beschreven.In a subsequent step, see Figure 3D, the wafer is etched wet with the etch protection layer 22 as the etching end-30 point to completely remove exposed silicon layers such as the insulating layers 48, 44, 32 and the insulating column 28. Manufacture of storage electrodes of 1005630 20 charge storage capacitors for the DRAM this is completed. As Figure 3D shows, the storage electrodes are composed of respective bottom stem-shaped polysilicon layers 26a, 26b; middle stem-shaped polysilicon layers 5a, 30b; top stem polysilicon layers 50a, 50b; as well as two branch-shaped polysilicon layers 34a, 46a and 34b, 46b, each of which has an L-shaped cross section. The lower stem-shaped polysilicon layers 26a, 26b are electrically coupled to the drain regions 16a, 16b of the respective transfer transistors of the DRAM, respectively, and have a T-shaped cross section. The lower ends of the middle stem-shaped polysilicon layers 30a, 30b are joined to the periphery of the bottom stem-shaped polysilicon layers 26a, 26b and extend substantially upwardly therefrom from the surface of the substrate 10. One end of the respective upper stem-shaped polysilicon layers 50a, 50b is connected to the upper end of the middle stem-shaped layers 30a, 30b and layers 50a, 50b from there extend horizontally inwardly to the surface of the substrate 10. The middle stem-shaped polysilicon layers 30a, 30b may have a generally hollow cylindrical shape. but the horizontal cross-section (not shown) may be circular, rectangular or any other suitable shape 25 following the shape of the insulating column 28 as will be apparent to those skilled in the art. The two respective branch-shaped polysilicon layers 34a, 46a and 34b, 46b are bonded to the respective lower surfaces of the upper stem-shaped polysilicon layers 50a and 50b and extend vertically downward toward the surface of the substrate 10 by some distance before extending horizontally inwards 1005630 21 towards the center. Subsequent process steps, for example, applying dielectric films and the opposite electrode, do not differ substantially from the process described with respect to the first embodiment and therefore will not be described in detail again herein.

Derde voorkeursuitvoeringsvormThird preferred embodiment

Bij de voorgaande eerste en tweede karakteristieke 10 uitvoeringsvormen is het takvormige deel van de boomvormige opslagelektrode in dwarsdoorsnede L-vormig en is de onderste stamvormige polysiliciumlaag in dwarsdoorsnede T-vormig. De uitvinding is evenwel tot een dergelijke structuur niet beperkt. Het aantal rechte elementen in de tak-15 vormige elektrode is niet tot slechts twee beperkt maar kan worden vergroot tot drie of meer. Bovendien kan een deel van de onderste stamvormige polysiliciumlaag een holle structuur bezitten waardoor het oppervlaktegebied van de opslagelektrode wordt vergroot en dus de capaciteit van de 20 inrichting. De nu volgende beschrijving betreft een derde karakteristieke uitvoeringsvorm waarbij het takvormige deel van iedere boomvormige opslagelektrode is voorzien van vier rechte segmenten met in dwarsdoorsnede een zigzagvorm en de onderste stamvormige polysiliciumlaag bezit een U-vormige 25 dwarsdoorsnede hetgeen het oppervlaktegebied van de opslagelektrode vergroot.In the foregoing first and second exemplary embodiments, the branch-shaped portion of the tree-shaped storage electrode is L-shaped in cross-section and the bottom stem-shaped polysilicon layer is T-shaped. However, the invention is not limited to such a structure. The number of straight elements in the branch-shaped electrode is not limited to just two, but can be increased to three or more. In addition, a portion of the bottom stem-shaped polysilicon layer may have a hollow structure which increases the surface area of the storage electrode and thus the capacity of the device. The following description relates to a third characteristic embodiment in which the branch-shaped part of each tree-shaped storage electrode has four straight segments with a zig-zag shape in cross section and the bottom stem-shaped polysilicon layer has a U-shaped cross-section, which increases the surface area of the storage electrode.

Er zal nu een beschrijving worden gegeven van de derde karakteristieke uitvoeringsvorm van een halfgeleider-geheugeninrichting met een boomvormige ladingsopslagconden-30 sator gevormd in overeenstemming met de uitvinding met verwijzing naar de figuren 4A tot 4F. Deze karakteristieke uitvoeringsvorm van de halfgeleidergeheugeninrichting wordt 1005630 22 vervaardigd met een derde voorkeurswerkwijze voor het vervaardigen van een halfgeleidergeheugeninrichting volgens de uitvinding.A description will now be given of the third exemplary embodiment of a semiconductor memory device having a tree-shaped charge storage capacitor formed in accordance with the invention with reference to Figures 4A to 4F. This exemplary embodiment of the semiconductor memory device is 1005630 22 manufactured with a third preferred method of manufacturing a semiconductor memory device according to the invention.

De boomvormige opslagelektrode van de derde uit-5 voeringsvorm is gebaseerd op de structuur van figuur 2A.The tree-shaped storage electrode of the third embodiment is based on the structure of Figure 2A.

Elementen in de figuren 4A tot 4F die identiek zijn met die in figuur 2A worden daarom met dezelfde verwijzingscijfers aangegeven.Elements in Figures 4A to 4F that are identical to those in Figure 2A are therefore designated with the same reference numerals.

De CVD-methode wordt gebruikt, zie figuur 4A teza-10 men met figuur 2A, om een isolerende planariseringslaag 52 op te brengen, bijvoorbeeld met gebruikmaking van BPSG. Vervolgens wordt dezelfde werkwijze wederom gebruikt om van een etsbeschermingslaag 54 op te brengen die bijvoorbeeld bestaat uit een siliciumnitridelaag. Daarna worden convents tionele fotolithografische en etsbewerkingen gebruikt voor het selectief in volgorde etsen van de etsbeschermingslaag 54, de isolerende planariseringslaag 52 en de poortoxyde-laag 14. Als gevolg hiervan worden opslagelektrodecontact-gaten 56a, 56b gevormd. De opslagelektrodecontactgaten 56a, 20 56b strekken zich respectievelijk uit vanaf een bovenopper vlak van de etsbeschermingslaag 54 tot een bovenoppervlak van de draingebieden 16a, 16b. Vervolgens wordt een polysi-liciumlaag opgebracht en worden conventionele fotolithogra-fische en etsbewerkingen gebruikt voor het definiëren van 25 de polysiliciumlaag ter vorming van polysiliciumlagen 58a, 58b, zie figuur 4A, waardoor de lokatie wordt gemarkeerd van de opslagelektrode van de ladingsopslagcondensator bij iedere geheugencel. Om de conductiviteit van de polysiliciumlagen te vergroten kunnen bijvoorbeeld arseenionen in de 30 lagen worden geïmplanteerd. De polysiliciumlagen 58a, 58b, zie figuur 4A, overdekken delen van het oppervlak van de etsbeschermingslaag 54. De polysiliciumlagen 58a, 58b over- 1005530 23 dekken tevens de inwendige oppervlakken van de opslagelek-trodecontactgaten 56a, 56b zonder de gaten geheel op te vullen. De polysiliciumlagen 58a en 58b vormen derhalve een holle structuur met een U-vormige dwarsdoorsnede. Hierna 5 wordt een dikke isolatielaag opgebracht bijvoorbeeld een siliciumdioxydelaag met een dikte van ongeveer 7.000 A en worden conventionele fotolithografische technieken gebruikt voor het vormen van een fotoresistlaag 60. Er wordt vervolgens anisotroop geëtst teneinde een deel van de isolatie-10 laag weg te etsen, hetgeen resulteert in de formatie van uitstekende isolatielagen 62a, 62b en 62c, zie figuur 4A.The CVD method is used, see Figure 4A together with Figure 2A, to apply an insulating planarization layer 52, for example using BPSG. Subsequently, the same method is again used to apply an etch protection layer 54, which for example consists of a silicon nitride layer. Thereafter, conventional photolithographic and etching operations are used to selectively etch etch protection layer 54, planarizing insulating layer 52, and gate oxide layer 14 in sequence. As a result, storage electrode contact holes 56a, 56b are formed. The storage electrode contact holes 56a, 56b extend from an upper surface of the etch protection layer 54 to an upper surface of the drain regions 16a, 16b, respectively. Then, a polysilicon layer is applied and conventional photolithographic and etching operations are used to define the polysilicon layer to form polysilicon layers 58a, 58b, see Figure 4A, marking the location of the storage electrode of the charge storage capacitor at each memory cell. To increase the conductivity of the polysilicon layers, for example, arsenic ions can be implanted in the 30 layers. The polysilicon layers 58a, 58b, see Figure 4A, cover parts of the surface of the etch protection layer 54. The polysilicon layers 58a, 58b over 1005530 23 also cover the interior surfaces of the storage leak detector contact holes 56a, 56b without completely filling the holes. The polysilicon layers 58a and 58b therefore form a hollow structure with a U-shaped cross section. After this, a thick insulating layer is applied, for example a silicon dioxide layer with a thickness of about 7,000 Å, and conventional photolithographic techniques are used to form a photoresist layer 60. Anisotropic is then etched to etch away part of the insulating layer. results in the formation of excellent insulating layers 62a, 62b and 62c, see Figure 4A.

Bij een volgende stap, zie figuur 4B, wordt een fotoresisterosietechniek uitgevoerd om een deel van de fo-toresistlaag 60 weg te eroderen en een fotoresistlaag 60a 15 te vormen met een geringere breedte en dikte (hoogte). Een deel van het oppervlak van de uitstekende isolatielagen 62a, 62b, 62c die voorheen onder de niet geërodeerde foto-resistlaag 60 lagen wordt daardoor blootgelegd.In a next step, see Figure 4B, a photoresist erosion technique is performed to erode away a portion of the photoresist layer 60 and form a photoresist layer 60a 15 of less width and thickness (height). A portion of the surface of the protruding insulating layers 62a, 62b, 62c previously layered under the non-eroded photoresist layer 60 is thereby exposed.

Bij een volgende stap, zie figuur 4C, wordt 20 anisotroop etsen uitgevoerd op de blootliggende oppervlakken van de uitstekende isolatielagen 62a, 62b, 62c en de overblijvende isolatielaag. Isolatiekolomstructuren 64 met in doorsnede trapvormige zijwanden worden aldus gevormd. Hierna wordt de fotoresistlaag verwijderd.In a next step, see Figure 4C, anisotropic etching is performed on the exposed surfaces of the protruding insulating layers 62a, 62b, 62c and the remaining insulating layer. Insulating column structures 64 with step-shaped side walls in cross section are thus formed. The photoresist layer is then removed.

25 Bij een volgende stap, zie figuur 4D, wordt de CVD-werkwijze gebruikt om successievelijk een polysilicium-laag 66 en een dikke isolatielaag 68 te vormen en vervolgens wordt op het oppervlak van de wafel CMP toegepast om het bovenste deel weg te polijsten totdat het bovenopper-30 vlak van de isolatiekolomstructuur 64 is blootgelegd. Om de conductiviteit van de polysiliciumlaag 66 te vergroten kun- 1005630 24 nen bijvoorbeeld arseenionen in de laag worden geïmplanteerd .In a next step, see Figure 4D, the CVD method is used to successively form a polysilicon layer 66 and a thick insulating layer 68 and then CMP is applied to the surface of the wafer to polish the top part until it the top surface of the insulating column structure 64 is exposed. For example, in order to increase the conductivity of the polysilicon layer 66, arsenic ions can be implanted in the layer.

Bij een daaropvolgende stap, zie figuur 4E, wordt een CVD-werkwijze gebruikt voor het opbrengen van een poly-5 siliciumlaag 70 tot een dikte van bijvoorbeeld ongeveer 1.000 A. Om de conductiviteit van de polysiliciumlaag 70 te verhogen kunnen bijvoorbeeld arseenionen in de laag worden geïmplanteerd. Daarna worden conventionele fotolithografi-sche en etsprocessen toegepast om achtereenvolgens de poly-10 siliciumlaag 70 en de isolatielaag 64 te etsen totdat het oppervlak van de etsbeschermingslaag 54 is bereikt teneinde een aantal openingen 72 te vormen die zich ieder bevinden tussen twee aangrenzende gebieden waar opslagcondensatoren worden gevormd. Vervolgens worden polysiliciumlagen 74a, 15 74b gevormd op de zijwanden van de openingen 72. Bij deze voorkeursuitvoeringsvorm kunnen de polysilicium zijwanden 74a, 74b worden gevormd door eerst een polysiliciumlaag op te brengen tot een dikte van bijvoorbeeld ongeveer 1.000 A en dan terug te etsen. Om de conductiviteit van de polysi-20 liciumlagen 74a en 74b te vergroten worden bijvoorbeeld arseenionen in de lagen geïmplanteerd.In a subsequent step, see Figure 4E, a CVD method is used to apply a poly-5 silicon layer 70 to a thickness of, for example, about 1,000 A. To increase the conductivity of the polysilicon layer 70, for example, arsenic ions in the layer can be implanted. Thereafter, conventional photolithographic and etching processes are used to successively etch the poly-silicon layer 70 and the insulating layer 64 until the surface of the etch protection layer 54 is reached to form a number of openings 72 each located between two adjacent areas where storage capacitors are formed. Subsequently, polysilicon layers 74a, 74b are formed on the side walls of the openings 72. In this preferred embodiment, the polysilicon side walls 74a, 74b can be formed by first applying a polysilicon layer to a thickness of, for example, about 1,000 Å and then etching back. For example, to increase the conductivity of the polysilicon layers 74a and 74b, arsenic ions are implanted in the layers.

Bij een daaropvolgende stap, zie figuur 4F, worden in gebieden ongeveer boven de draingebieden 16a en 16b conventionele fotolithografische en etsbewerkingen uitgevoerd 25 om opeenvolgend eerst de polysiliciumlaag 70 en de daarna de dikke isolatielaag 68 te etsen en tot slot de polysiliciumlaag 66. Door de bovengenoemde etsbewerkingen worden de polysiliciumlagen 70 en 66 versneden tot een aantal secties, namelijk 70a, 70b en 66a, 66b. Tot slot wordt nat ge-30 etst om de wafel te etsen met de etsbeschermingslaag 54 als etseindpunt teneinde de blootliggende siliciumdioxydelagen volledig te verwijderen, zoals de isolatielaag 68 en de 1005630 25 resterende isolatiekolomstructuur 64. De vervaardiging van de ops1agelektrodes van de ladingsopslagcondensator voor de DRAM is hiermede voltooid. Zoals in figuur 4F wordt getoond zijn de opslagelektrodes opgebouwd uit respectievelijke on-5 derste stamvormige polysiliciumlagen 58a, 58b; middelste stamvormige polysiliciumlagen 74a, 74b; bovenste stamvormige polysiliciumlagen 70a, 70b; alsmede respectievelijke takvormige polysiliciumlagen 66a, 66b met vier rechte segmenten met in doorsnede een zigzagvorm (ofwel een doorsnede 10 in de vorm van een dubbele L). De onderste stamvormige polysiliciumlagen 58a, 58b zijn respectievelijk gekoppeld met de draingebieden 16a en 16b van de overbrengtransistors voor de DRAM en bezitten een U-vormige dwarsdoorsnede. De respectievelijke onderste uiteinden van de middelste stam-15 vormige polysiliciumlagen 74a, 74b zijn verbonden met de omtrek van de respectievelijke onderste stamvormige polysiliciumlagen 58a, 58b en strekken zich in hoofdzaak opwaarts uit weg van het substraat 10. Een uiteinde van de respectievelijke bovenste stamvormige polysiliciumlagen 70a, 70b 20 is verbonden met het bovenste uiteinde van de middelste stamvormige polysiliciumlagen 74a, 74b en strekken zich horizontaal binnenwaarts uit evenwijdig aan het oppervlak van het substraat 10. De middelste stamvormige polysiliciumlagen 74a, 74b bezitten een holle cilindrische vorm maar de 25 horizontale dwarsdoorsnedes daarvan (niet getoond) kunnen cirkelvormig zijn, rechthoekig of iedere andere geschikte vorm bezitten die de vorm van de isolatiekolomstructuur 64 volgt, zoals duidelijk zal zijn voor de deskundige op het betreffende gebied. De respectievelijke takvormige polysi-30 liciumlagen 66a, 66b zijn verbonden met de onderoppervlak-ken van de respectievelijke bovenste stamvormige polysiliciumlagen 70a en 70b en strekken zich verticaal beneden- 1 0 0 5 ë Z o 26 waarts uit naar het substraat 10 over een zekere lengte alvorens horizontaal over een zekere afstand binnenwaarts te lopen. Daaropvolgende processtappen, dat wil zeggen het vormen van het dielektricum en van een tegenovergelegen 5 elektrode verschillen niet substantieel van de vorige uitvoeringsvormen zodat deze hierin niet in detail worden beschreven .In a subsequent step, see Fig. 4F, in areas approximately above the drain regions 16a and 16b, conventional photolithographic and etching operations are performed to successively etch the polysilicon layer 70 and then the thick insulating layer 68 and finally the polysilicon layer 66. etching operations, the polysilicon layers 70 and 66 are cut into a number of sections, namely 70a, 70b and 66a, 66b. Finally, wet etching is used to etch the wafer with the etch protection layer 54 as the etching end point to completely remove the exposed silicon dioxide layers, such as the insulating layer 68 and the remaining insulating column structure 64. The manufacture of the storage storage capacitor storage electrodes for the DRAM is completed with this. As shown in Figure 4F, the storage electrodes are composed of respective bottom stem-shaped polysilicon layers 58a, 58b; middle stem-shaped polysilicon layers 74a, 74b; top stem polysilicon layers 70a, 70b; and respective branch-shaped polysilicon layers 66a, 66b with four straight segments with a zigzag shape in cross section (or a cross section in the form of a double L). The lower stem polysilicon layers 58a, 58b are coupled respectively to the drain regions 16a and 16b of the transfer transistors for the DRAM and have a U-shaped cross section. The respective bottom ends of the middle stem-shaped polysilicon layers 74a, 74b are joined to the periphery of the respective bottom stem-shaped polysilicon layers 58a, 58b and extend substantially upwardly away from the substrate 10. One end of the respective top stem-shaped polysilicon layers 70a, 70b 20 are connected to the upper end of the middle stem-shaped polysilicon layers 74a, 74b and extend horizontally inwardly parallel to the surface of the substrate 10. The middle stem-shaped polysilicon layers 74a, 74b have a hollow cylindrical shape but the horizontal cross-sections thereof (not shown) may be circular, rectangular or any other suitable shape following the shape of the insulating column structure 64, as will be apparent to those skilled in the art. The respective branch-shaped polysilicon layers 66a, 66b are bonded to the bottom surfaces of the respective upper stem-shaped polysilicon layers 70a and 70b and extend vertically downwardly to the substrate 10 over a certain length before walking inward horizontally over a certain distance. Subsequent process steps, ie the formation of the dielectric and of an opposite electrode are not substantially different from the previous embodiments, so that they are not described in detail herein.

In overeenstemming met het basisprincipe van deze voorkeursuitvoeringsvorm kunnen wanneer meerdere segmenten 10 worden gewenst bij de takvormige polysiliciumstructuur, structuren zoals weergegeven in de figuren 4B en 4C worden gebruikt als de basis voor fotolithografische en etsbewer-kingen gevolgd door een of meer malen anisotroop etsen op de uitstekende isolatielaag voor het vormen van een isola-15 tiekolom met meer treden in de trapvormige structuur.In accordance with the basic principle of this preferred embodiment, when multiple segments 10 are desired in the branch polysilicon structure, structures as shown in Figures 4B and 4C can be used as the basis for photolithographic and etching operations followed by one or more anisotropic etching on the excellent insulating layer for forming a multi-step insulating column in the stepped structure.

In overeenstemming met de voorgenoemde karakteristieke voorkeursuitvoeringsvorm kunnen de uiteindelijke vorm en hoek van de segmenten op de takvormige polysiliciumlaag worden gemodificeerd door verandering van de uitgangsvorm 20 en -hoek van de isolatiekolommen of uitstekende isolatielagen. De specifieke vormen en hoeken van de isolatiekolommen en uitstekende isolatielagen zijn derhalve niet beperkt tot die welke worden geopenbaard. In feite kunnen verschillende werkwijzen worden toegepast voor het creëren van allerlei 25 soorten vormen zoals voor de deskundige in het betreffende gebied duidelijk zal zijn. Bijvoorbeeld, zie figuur 4A, kan isotroop etsen of nat etsen worden gebruikt in plaats van anisotroop etsen om de dikke isolatielaag weg te etsen. Dit maakt de formatie mogelijk van bijvoorbeeld praktisch drie-30 hoekige isolatielagen in plaats van de rechthoekige die worden getoond. Bovendien kunnen na de formatie van de iso-latiekolom zijwandisolatielagen worden gevormd op de zij- 1005630 27 wanden van de isolatiekolom teneinde isolatiekolommen te vormen van andere vormen. Met behulp van deze en andere methodes kunnen dus de takvormige polysiliciumlagen worden gemodificeerd tot verschillende vormen en hoeken om tege-5 moet te komen aan ontwerpvereisten.In accordance with the aforementioned characteristic preferred embodiment, the final shape and angle of the segments on the branch polysilicon layer can be modified by changing the initial shape and angle of the insulating columns or protruding insulating layers. The specific shapes and angles of the insulating columns and protruding insulating layers are therefore not limited to those disclosed. In fact, various methods can be used to create all kinds of shapes, as will be apparent to the skilled artisan. For example, see Figure 4A, isotropic etching or wet etching can be used instead of anisotropic etching to etch away the thick insulating layer. This allows the formation of, for example, practically triangular insulating layers instead of the rectangular ones shown. In addition, after the formation of the insulation column, sidewall insulating layers can be formed on the sidewalls of the insulating column to form insulating columns of other shapes. Thus, using these and other methods, the branch-shaped polysilicon layers can be modified to different shapes and angles to meet design requirements.

Vierde voorkeursuitvoeringsvormFourth preferred embodiment

Bij de voorgaande drie karakteristieke uitvoeringsvormen worden de middelste stamvormige polysiliciumla-10 gen en de bovenste stamvormige polysiliciumlagen apart gevormd en zijn de takvormige polysiliciumlagen verbonden met de onderoppervlakken van de bovenste stamvormige polysiliciumlagen. De uitvinding is tot een dergelijke structuur evenwel niet beperkt. Hieronder wordt een vierde karakte-15 ristieke uitvoeringsvorm beschreven waarbij de middelste en bovenste stamvormige polysiliciumlagen tezamen als een deel worden gevormd en waarbij de takvormige polysiliciumlagen zijn verbonden met de interne oppervlakken van de bovenste stamvormige polysiliciumlagen.In the foregoing three typical embodiments, the middle stem polysilicon layers and the top stem polysilicon layers are formed separately and the branch polysilicon layers are bonded to the bottom surfaces of the top stem polysilicon layers. However, the invention is not limited to such a structure. Described below is a fourth characteristic embodiment in which the middle and top stem polysilicon layers are formed together as one piece and the branch polysilicon layers are bonded to the internal surfaces of the top stem polysilicon layers.

20 De beschrijving van de vierde uitvoeringsvorm van een halfgeleidergeheugeninrichting met een boomvormige la-dingsopslagcondensator vervaardigd in overeenstemming met de uitvinding wordt gegeven met verwijzing naar de figuren 5A tot 5C. Deze uitvoeringsvorm van de halfgeleidergeheu-25 geninrichting overeenkomstig de uitvinding wordt vervaardigd met behulp van een vierde voorkeurswerkwijze voor het vervaardigen van een halfgeleidergeheugeninrichting volgens de uitvinding.The description of the fourth embodiment of a semiconductor memory device with a tree-shaped charge storage capacitor manufactured in accordance with the invention is given with reference to Figures 5A to 5C. This embodiment of the semiconductor memory device according to the invention is manufactured using a fourth preferred method of manufacturing a semiconductor memory device according to the invention.

De boomvormige opslagelektrode van de vierde uit-30 voeringsvorm is gebaseerd op de structuur van figuur 4D.The tree-shaped storage electrode of the fourth embodiment is based on the structure of Figure 4D.

Elementen in de figuren 5A tot 5C die identiek zijn met die 10 0 3 13 0 28 in figuur 4D woorden daarom aan geduid met dezelfde verwij-zingscij fers.Elements in Figures 5A to 5C which are identical to those 10 0 3 13 0 28 in Figure 4D are therefore indicated with the same reference numerals.

Nadat het vervaardigingsproces, zie figuur 5A tezamen met figuur 4D, het stadium heeft bereikt dat wordt 5 getoond in figuur 4D worden conventionele fotolithografi-sche en etsprocessen gebruikt om de isolatiekolomstructuur 64 te etsen totdat het oppervlak van de etsbeschermingslaag 54 is bereikt. Op deze wijze worden openingen 76 gevormd tussen gebieden waar naburige ladingsopslagcondensatoren 10 worden gevormd. De zijwanden van de openingen 76 worden zodanig gevormd dat deze gelijk liggen met de buitenste randen van de polysiliciumlagen 66. Daarna wordt de CVD-werkwijze gebruikt voor het opbrengen van een polysilicium-laag 80 tot een dikte van bijvoorbeeld ongeveer 1.000 A. Om 15 de conductiviteit van de polysiliciumlaag 80 te vergroten kunnen bijvoorbeeld arseenionen in de laag worden geïmplanteerd .After the manufacturing process, see Figure 5A along with Figure 4D, has reached the stage shown in Figure 4D, conventional photolithographic and etching processes are used to etch the isolation column structure 64 until the surface of the etch protection layer 54 is reached. In this manner, gaps 76 are formed between areas where neighboring charge storage capacitors 10 are formed. The side walls of the openings 76 are formed to be flush with the outer edges of the polysilicon layers 66. Thereafter, the CVD method is used to apply a polysilicon layer 80 to a thickness of, for example, about 1,000 A. For example, to increase conductivity of the polysilicon layer 80, arsenic ions can be implanted into the layer.

Bij een daaropvolgende stap, zie figuur 5B, worden in gebieden ongeveer boven de draingebieden 16a, 16b en in 20 de tussengelegen gebieden tussen de naburige ladingsopslagcondensatoren conventionele fotolithografische en etsbewer-kingen uitgevoerd om selectief de polysiliciumlaag 80, de isolatielaag 68 en de polysiliciumlaag 66 te etsen alsmede de kolomisolatielaag 64. Door de bovengenoemde etsbewerkin-25 gen worden de polysiliciumlagen 80 en 66 versneden tot een aantal secties, dat wil zeggen 80a, 80b en 66a, 66b.In a subsequent step, see Figure 5B, in areas approximately above the drain areas 16a, 16b and in the intermediate areas between the adjacent charge storage capacitors, conventional photolithographic and etching operations are performed to selectively select the polysilicon layer 80, the insulating layer 68 and the polysilicon layer 66. etching as well as the column insulating layer 64. By the above etching operations, the polysilicon layers 80 and 66 are cut into a number of sections, i.e. 80a, 80b and 66a, 66b.

Bij een volgende stap, zie figuur 5C, wordt nat geëtst waarbij de etsbeschermingslaag 54 dient als etseind-punt voor het verwijderen van de blootliggende siliciumdi-30 oxydelagen zoals het restant van de isolatielaag 68 en de isolatiekolom 64. De vervaardiging van de opslagelektrodes van de ladingsopslagcondensators voor de DRAM is hiermede 1005630 29 voltooid. Zoals in figuur 5C wordt getoond zijn de opslage-lektrodes opgebouwd uit respectievelijke onderste stamvor-mige polysiliciumlagen 58a, 58b, respectievelijk bovenste stamvormige polysiliciumlagen 80a, 80b en respectievelijke 5 takvormige polysiliciumlagen 66a, 66b met vier segmenten met in doorsnede een zigzagvorm (of in doorsnede de vorm van een dubbele L). De onderste stamvormige polysiliciumlagen 58a, 58b zijn respectievelijk elektrisch gekoppeld met de draingebieden 16a en 16b van de overbrengtransistors 10 voor de DRAM en bezitten in doorsnede een T-vorm. Het onderuiteinde van de bovenste stamvormige polysiliciumlagen 80a, 80b zijn verbonden met de respectievelijk omtrek van de onderste stamvormige polysiliciumlagen 58a, 58b en strekken zich in hoofdzaak opwaarts uit weg van het sub-15 straat 10 over een zekere lengte alvorens zich horizontaal binnenwaarts uit te strekken evenwijdig aan het substraat 10 over een zekere afstand. De bovenste stamvormige polysiliciumlagen 80a, 80b kunnen algemeen een holle kapvormige cilindrische vorm bezitten, met in dwarsdoorsnede een L-20 vorm, de horizontale dwarsdoorsnede (niet getoond) kan evenwel cirkelvormig of rechthoekig zijn of iedere andere geschikte vorm bezitten die de vorm van de isolatiekolom-structuur 68 volgt. De eerste segmenten van de takvormige polysiliciumlagen 66a, 66b zijn stevig en betrouwbaar ver-25 bonden met de hoek van een omgekeerde L van de bovenste stamvormige polysiliciumlagen 80a en 80b. De takvormige polysiliciumlagen 66a, 66b kunnen daarom ook worden beschouwd als te zijn voorzien van slechts drie segmenten met een Z-vormige dwarsdoorsnede. De takvormige polysiliciumlagen 30 66a, 66b strekken zich zo bezien vanaf het inwendige opper vlak van de bovenste stamvormige polysiliciumlagen 80a, 80b eerst horizontaal binnenwaarts uit, vervolgens verticaal 1005630 30 neerwaarts over een zekere lengte alvorens wederom horizontaal binnenwaarts te lopen. Daaropvolgende processtappen, dat wil zeggen het vormen van het dielektricum en de tegenovergelegen elektrodelagen verschillen in wezen niet van de 5 tevoren beschreven processen en worden derhalve niet opnieuw hier in detail beschreven.In a next step, see Fig. 5C, etching is wet with the etch protection layer 54 serving as the etching end point for removing the exposed silicon dioxide layers such as the remainder of the insulating layer 68 and the insulating column 64. The manufacture of the storage electrodes of the charge storage capacitors for the DRAM have thus completed 1005 630 29. As shown in Figure 5C, the storage electrodes are composed of respective lower stem-shaped polysilicon layers 58a, 58b, respectively, upper stem-shaped polysilicon layers 80a, 80b and respective branch segments of polysilicon layers 66a, 66b with a zigzag shape (or cross section) the shape of a double L). The lower stem-shaped polysilicon layers 58a, 58b are electrically coupled to the drain regions 16a and 16b of the transfer transistors 10 for the DRAM, respectively, and are T-shaped in cross section. The lower end of the upper stem-shaped polysilicon layers 80a, 80b are bonded to the circumference of the lower stem-shaped polysilicon layers 58a, 58b, respectively, and extend substantially upwardly away from the substrate 10 before extending horizontally inwardly. parallel to the substrate 10 over a certain distance. The top stem polysilicon layers 80a, 80b can generally have a hollow cap-shaped cylindrical shape, with an L-20 shape in cross section, however, the horizontal cross section (not shown) can be circular or rectangular or any other suitable shape that is in the shape of the insulating column structure 68 follows. The first segments of the branch-shaped polysilicon layers 66a, 66b are firmly and reliably bonded to the angle of an inverted L of the upper stem-shaped polysilicon layers 80a and 80b. The branch-shaped polysilicon layers 66a, 66b can therefore also be considered to have only three segments with a Z-shaped cross section. The branch-shaped polysilicon layers 30 66a, 66b thus viewed from the inner surface of the upper stem-shaped polysilicon layers 80a, 80b first extend horizontally inward, then vertically downwardly by a certain length before running horizontally inward again. Subsequent process steps, that is, the formation of the dielectric and the opposite electrode layers are essentially no different from the processes described previously and are therefore not described in detail again here.

Vijfde voorkeursuitvoeringsvormFifth preferred embodiment

Bij de voorgaande eerste tot vierde karakteristie-10 ke uitvoeringsvormen wordt het onderoppervlak van het horizontaal deel van de onderste stamvormige polysiliciumlaag afgebeeld als rakende aan de etsbeschermingslagen 22, 54 en wordt ook de CMP-techniek gebruikt bij de verwijdering van de polysiliciumlagen boven de isolatiekolom 28. De uitvin-15 ding is evenwel niet noodzakelijkerwijs beperkt tot het bovenstaande. Bij de volgende vijfde karakteristieke voorkeursuitvoeringsvorm wordt het onderoppervlak van het horizontale deel van de onderste stamvormige polysiliciumlaag door enige afstand gescheiden van de etsbeschermingslaag 20 die daaronder ligt teneinde zodoende het oppervlaktegebied van de opslagelektrode te vergroten. Tevens wordt een alternatieve techniek beschreven, zoals toepassing van conventionele fotolithografische en etsbewerkingen, voor het wegsnijden van de polysiliciumlaag boven de isolatiekolom 25 en het aldus vormen van een andere opslagelektrodestruc-tuur. Verder zijn bij de voorgaande eerste tot derde uitvoeringsvormen de middelste stamvormige polysiliciumlagen gevormd als polysilicium zijwanden. De uitvinding is tot een dergelijke structuur evenwel niet beperkt. Bij de vol-30 gende vijfde voorkeursuitvoeringsvorm wordt de middelste stamvormige polysiliciumlaag gevormd met behulp van een alternatieve werkwijze.In the foregoing first to fourth characteristic embodiments, the bottom surface of the horizontal portion of the lower stem polysilicon layer is shown as tangent to the etch protection layers 22, 54, and the CMP technique is also used in the removal of the polysilicon layers above the insulating column 28 However, the invention is not necessarily limited to the above. In the following fifth characteristic preferred embodiment, the bottom surface of the horizontal portion of the bottom stem-shaped polysilicon layer is separated by some distance from the etch protection layer 20 below to thereby increase the surface area of the storage electrode. Also described is an alternative technique, such as using conventional photolithographic and etching operations, to cut away the polysilicon layer above the insulating column 25 and thus form another storage electrode structure. Furthermore, in the foregoing first to third embodiments, the middle stem-shaped polysilicon layers are formed as polysilicon sidewalls. However, the invention is not limited to such a structure. In the following fifth preferred embodiment, the middle stem-shaped polysilicon layer is formed by an alternative method.

1005630 311005630 31

Er zal nu een beschrijving worden gegeven van een vijfde uitvoeringsvorm van een halfgeleidergeheugeninrich-ting met een boomvormige ladingsopslagcondensator die gevormd in overeenstemming met de uitvinding met verwijzing 5 naar de figuren 6A tot 6D. Deze uitvoeringsvorm van de halfgeleidergeheugeninrichting wordt vervaardigd met behulp van een vijfde karakteristieke voorkeurswerkwijze voor het vervaardigen van een halfgeleidergeheugeninrichting volgens de uitvinding.A description will now be given of a fifth embodiment of a semiconductor memory device having a tree-shaped charge storage capacitor formed in accordance with the invention with reference 5 to Figures 6A to 6D. This embodiment of the semiconductor memory device is manufactured using a fifth characteristic preferred method of manufacturing a semiconductor memory device according to the invention.

10 De boomvormige opslagelektrode van de vijfde uit voeringsvorm is gebaseerd op de structuur van figuur 2A. Elementen in de figuren 6A tot 6D die identiek zijn met die in figuur 2A worden daarom aangeduid met dezelfde verwij-zingscij fers.The tree-shaped storage electrode of the fifth embodiment is based on the structure of Figure 2A. Elements in Figures 6A to 6D which are identical to those in Figure 2A are therefore designated by the same reference numerals.

15 De CVD-werkwijze wordt gebruikt, zie figuur 6A te zamen met figuur 2A, om achtereenvolgens een isolerende planariseringslaag 82 op te brengen, een etsbescher-mingslaag 84 en een isolatielaag 86. De isolerende planariseringslaag 82 kan bijvoorbeeld bestaan uit een BPSG-laag 20 die is opgebracht tot een dikte van bijvoorbeeld ongeveer 7.000 A. De etsbeschermingslaag kan bijvoorbeeld bestaan uit een siliciumnitridelaag opgebracht tot een dikte van bijvoorbeeld ongeveer 1.000 A. De isolatielaag 86 kan bijvoorbeeld bestaan uit een siliciumdioxydelaag opgebracht 25 tot een dikte van bijvoorbeeld ongeveer 1.000 A. Daarna worden conventionele fotolithografische en etsbewerkingen gebruikt teneinde achtereenvolgens de isolatielaag 86, etsbeschermingslaag 84, de isolerende planariseringslaag 82 en de poortoxydelaag 14 selectief te etsen. Als resultaat 30 hiervan worden opslagelektrodecontactgaten 88a, 88b gevormd. De opslagelektrodecontactgaten 88a, 88b strekken zich respectievelijk uit vanaf een bovenoppervlak van de 1005630 32 isolatielaag 86 tot een bovenoppervlak van de draingebieden 16a en 16b. Daarna wordt een polysiliciumlaag op het oppervlak van de isolatielaag 86 opgebracht en vult de opslage-lektrodecontactgaten 88a en 88b op. Er worden wederom con-5 ventionele fotolithografische en etsbewerkingen gebruikt voor het definiëren van de polysiliciumlagen ter vorming van polysiliciumlagen 90a, 90b, zie figuur 6A, waardoor de lokatie wordt gemarkeerd van de opslagelektrode van de la-dingsopslagcondensator voor iedere geheugencel. Om de con-10 ductiviteit van de polysiliciumlagen 90a, 90b te vergroten kunnen bijvoorbeeld arseenionen in de lagen worden geïmplanteerd. De polysiliciumlaag 90a, zie figuur 6A, vult het opslagelektrodecontactgat 88a op en overdekt een deel van het oppervlak van de isolatielaag 86. Op soortgelijke wijze 15 vult de polysiliciumlaag 90b het opslagelektrodecontactgat 88b op en overdekt een deel van het oppervlak van de isolatielaag 86 .The CVD method is used, see Figure 6A together with Figure 2A, to successively apply an insulating planarizing layer 82, an etching protective layer 84 and an insulating layer 86. The insulating planarizing layer 82 may, for example, consist of a BPSG layer 20 which has been applied to a thickness of, for example, about 7,000 A. The etching protection layer may, for example, consist of a silicon nitride layer applied to a thickness of, for example, about 1,000 A. The insulation layer 86 may, for example, consist of a silicon dioxide layer applied to a thickness of, for example, about 1,000 A. Thereafter, conventional photolithographic and etching operations are used to selectively etch the insulating layer 86, etching protection layer 84, the insulating planarization layer 82, and the gate oxide layer 14 successively. As a result, storage electrode contact holes 88a, 88b are formed. The storage electrode contact holes 88a, 88b extend from an upper surface of the 1005630 32 insulating layer 86 to an upper surface of the drain regions 16a and 16b, respectively. Thereafter, a polysilicon layer is applied to the surface of the insulation layer 86 and fills up the storage electrode contact holes 88a and 88b. Again, conventional photolithographic and etching operations are used to define the polysilicon layers to form polysilicon layers 90a, 90b, see Figure 6A, marking the location of the storage storage capacitor electrode for each memory cell. For example, to increase the conductivity of the polysilicon layers 90a, 90b, arsenic ions can be implanted in the layers. The polysilicon layer 90a, see Fig. 6A, fills up the storage electrode contact hole 88a and covers part of the surface of the insulating layer 86. Similarly, the polysilicon layer 90b fills up the storage electrode contact hole 88b and covers part of the surface of the insulating layer 86.

Bij een daaropvolgende stap, zie figuur 6B, wordt een dikke isolatielaag bijvoorbeeld bestaande uit silicium-20 dioxyde opgebracht tot een dikte van ongeveer 7.000 A.In a subsequent step, see figure 6B, a thick insulating layer, for example consisting of silicon dioxide, is applied to a thickness of approximately 7,000 A.

Daarna worden conventionele fotolithografische en etsbewerkingen uitgevoerd om selectief delen weg te etsen van de isolatielaag ter vorming van isolatiekolommen 92, zie de tekening. De isolatiekolommen 92 worden begrensd door een 25 aantal uitsparingen 94a en 94b en de middens van de uitsparingen 94a en 94b bevinden zich bij voorkeur direct boven de respectievelijke draingebieden 16a en 16b. Daarna wordt de CVD-werkwijze gebruikt voor het vormen van polysiliciumlagen 96 en voor het afwisselend vormen van de isolatiela-30 gen 98, 102 en de polysiliciumlagen 100 en 102. De aldus gevormde lagen zijn achtereenvolgens de polysiliciumlaag 96, de isolatielaag 98, de polysiliciumlagen 100, de isola- 1005630 33 tielaag 102 en de polysiliciumlaag 104. De isolatielagen 98 en 102 kunnen bijvoorbeeld bestaan uit siliciumdioxydelagen die zijn opgebracht tot een dikte van ongeveer 1.000 A. De polysiliciumlagen 96, 100 en 104 kunnen bijvoorbeeld zijn 5 opgebracht tot een dikte van ongeveer 1.000 A. Ter verhoging van de conductiviteit van de polysiliciumlagen 96, 100, 104 kunnen bijvoorbeeld arseenionen in de lagen worden geïmplanteerd.Thereafter, conventional photolithographic and etching operations are performed to selectively etch away parts of the insulating layer to form insulating columns 92, see the drawing. The insulating columns 92 are bounded by a number of recesses 94a and 94b, and the centers of the recesses 94a and 94b are preferably directly above the respective drain regions 16a and 16b. Thereafter, the CVD method is used to form polysilicon layers 96 and to alternately form the insulating layers 98, 102 and the polysilicon layers 100 and 102. The layers thus formed are successively the polysilicon layer 96, the insulating layer 98, the polysilicon layers 100, the insulating layer 1005630 33 and the polysilicon layer 104. The insulating layers 98 and 102 may be, for example, silicon dioxide layers deposited to a thickness of about 1,000 A. For example, the polysilicon layers 96, 100 and 104 may be deposited to a thickness of about 1,000 A. For example, to increase the conductivity of the polysilicon layers 96, 100, 104, arsenic ions can be implanted into the layers.

Bij een daaropvolgende stap, zie figuur 6C, kunnen 10 conventionele fotolithografische en etsprocessen worden gebruikt om achtereenvolgens de polysiliciumlaag 104, de isolatielaag 102, de polysiliciumlaag 100, de isolatielaag 98 en de polysiliciumlaag 96 te etsen teneinde een aantal ope-ningen 106 te vormen. Het doel van de openingen 106 is om 15 de polysiliciumlagen 104, 100 en 96 in de gebieden die zich bevinden boven de isolatiekolommen 92 op te delen in secties, zoals 104a, 104b, 100a, 100b en 96a, 96b teneinde de ene opslagelektrode elektrisch te scheiden van de naburige opslagelektrode. Vervolgens worden polysilicium zijwandla-20 gen 108a, 108b gevormd op de zijwanden van de openingen 106 teneinde de respectievelijke polysiliciumlagen 104a, 100a, 96a en 104b, 100b, 96b elektrisch met elkaar te koppelen en daaruit enkelvormige opslagelektrodes te vormen. Bij deze voorkeursuitvoeringsvorm kunnen polysiliciumlagen 108a, 25 108b van de zijwanden worden gevormd door het opbrengen van een polysiliciumlaag tot een dikte van bijvoorbeeld ongeveer 1.000 A, gevolgd door een terugetsproces.In a subsequent step, see Figure 6C, conventional photolithographic and etching processes can be used to successively etch the polysilicon layer 104, the insulating layer 102, the polysilicon layer 100, the insulating layer 98 and the polysilicon layer 96 to form a number of openings 106. The purpose of the openings 106 is to divide the polysilicon layers 104, 100 and 96 in the areas located above the insulating columns 92 into sections such as 104a, 104b, 100a, 100b and 96a, 96b to electrically store the one storage electrode. separating the neighboring storage electrode. Subsequently, polysilicon sidewall layers 108a, 108b are formed on the side walls of the openings 106 to electrically couple the respective polysilicon layers 104a, 100a, 96a and 104b, 100b, 96b to form single storage electrodes therefrom. In this preferred embodiment, polysilicon layers 108a, 108b of the sidewalls can be formed by applying a polysilicon layer to a thickness of, for example, about 1,000 Å, followed by an etch-back process.

Bij een volgende stap, zie figuur 6D, worden in gebieden ongeveer boven de draingebieden 16a en 16b conven-30 tionele fotolithografische en etsprocessen uitgevoerd om achtereenvolgens eerste polysiliciumlagen 104a, 104b en vervolgens de isolatielaag 102 en tot slot de polysilicium- 1005650 34 lagen 100a en 100b selectief te etsen. Door de bovenstaande etsbewerkingen worden respectievelijk de polysiliciumlagen 104a, 104b en 100a, 100b verder onderverdeeld in twee respectievelijke secties. Tot slot wordt er nat geëtst met de 5 etsbeschermingslaag 84 als etseindpunt om de resterende blootliggende siliciumdioxydelagen te verwijderen, zoals de isolatielagen 102, 98 en 86 alsmede de isolatiekolom 92. De vervaardiging van de opslagelektrodes van de ladingsopslag-condensatoren voor de DRAM is hiermede voltooid.In a next step, see Figure 6D, in areas approximately above the drain areas 16a and 16b, conventional photolithographic and etching processes are performed to successively first polysilicon layers 104a, 104b and then the insulating layer 102 and finally the polysilicon 1005650 34 layers 100a and 100b selectively etch. By the above etching operations, the polysilicon layers 104a, 104b and 100a, 100b are further divided into two respective sections. Finally, wet etching is used with the etch protection layer 84 as the etching end point to remove the remaining exposed silicon dioxide layers, such as the insulating layers 102, 98 and 86 as well as the insulating column 92. The manufacture of the storage electrodes of the charge storage capacitors for the DRAM is thus completed .

10 Zoals figuur 6D toont zijn de respectievelijke op slagelektrodes opgebouwd uit de onderste stamvormige polysiliciumlagen 90a, 90b; respectievelijke middelste stamvormige polysiliciumlagen 96a, 96b; respectievelijke bovenste stamvormige polysiliciumlagen 108a, 108b; alsmede twee res-1? pectievelijke takvormige polysiliciumlagen 104a, 100a en 104b, 100b, waarbij iedere tak drie segmenten bezit met in dwarsdoorsnede een zigzagvorm. De onderste stamvormige polysiliciumlagen 90a, 90b zijn respectievelijk elektrisch gekoppeld met de draingebieden 16a en 16b van de overbreng-20 transistors voor de DRAM en bezitten een T-vormige dwarsdoorsnede. De middelste stamvormige polysiliciumlagen 96a, 96b bezitten een U-vormige dwarsdoorsnede. De respectievelijke onderoppervlakken, dat wil zeggen de respectievelijke onderste stukken van de U-vormige middelste stamvormige po-25 lysiliciumlagen, zijn verbonden met de respectievelijke bovenoppervlakken van de onderste stamvormige polysiliciumlagen 90a, 90b en kunnen dus ook worden beschouwd als deel van de onderste stamvormige polysiliciumlagen 90a, 90b. De omtreksdelen van de U-vormige middelste stamvormige polysi-30 liciumlagen zijn verbonden met de bovenste omtrek van de onderste stamvormige polysiliciumlagen 90a en 90b en strekken zich in hoofdzaak opwaarts uit weg vanaf het substraat 1005630 35 10. Een uiteinde van de respectievelijke bovenste stamvor-mige polysiliciumlagen 108a, 108b is verbonden met het bovenuiteinde van de respectievelijke middelste stamvormige polysiliciumlagen 96a, 96b en de lagen 108a, 108b strekken 5 zich in hoofdzaak daarvandaan opwaarts uit weg van het substraat 10. De middelste stamvormige polysiliciumlagen 96a, 96b kunnen een algemeen holle cilindrische vorm bezitten maar de horizontale dwarsdoorsnede kan cirkelvormig zijn, rechthoekig of iedere andere geschikte vorm bezitten. De 10 respectievelijke twee takvormige polysiliciumlagen 104a, 100a en 104b, 100b strekken zich respectievelijk uit vanaf de inwendige oppervlakken van de bovenste polysiliciumlagen 108a, 108b, eerst binnenwaarts in horizontale richting evenwijdig aan het substraat 10 over een zekere afstand en 15 vervolgens verticaal neerwaarts over een zekere lengte en tot slot wederom binnenwaarts in horizontale richting.As Figure 6D shows, the respective storage electrodes are constructed from the lower stem-shaped polysilicon layers 90a, 90b; respective middle stem-shaped polysilicon layers 96a, 96b; respective top stem-shaped polysilicon layers 108a, 108b; as well as two res-1? respective branch-shaped polysilicon layers 104a, 100a and 104b, 100b, each branch having three segments with a zigzag shape in cross section. The lower stem-shaped polysilicon layers 90a, 90b are electrically coupled to the drain regions 16a and 16b of the transfer transistors for the DRAM, respectively, and have a T-shaped cross section. The middle stem-shaped polysilicon layers 96a, 96b have a U-shaped cross section. The respective bottom surfaces, ie the respective bottom pieces of the U-shaped middle stem-polysilicon layers, are bonded to the respective top surfaces of the bottom stem-polysilicon layers 90a, 90b and thus can also be considered as part of the bottom stem-shaped polysilicon layers 90a, 90b. The peripheral parts of the U-shaped center stem-shaped polysilicon layers are bonded to the top periphery of the bottom stem-shaped polysilicon layers 90a and 90b and extend substantially upwardly from the substrate 1005630 10. One end of the respective top stem shapes. The polysilicon layers 108a, 108b are bonded to the upper end of the respective middle stem polysilicon layers 96a, 96b and the layers 108a, 108b extend substantially therefrom away from the substrate 10. The middle stem polysilicon layers 96a, 96b may be a generally hollow cylindrical shape but the horizontal cross section may be circular, rectangular or any other suitable shape. The respective two branch-shaped polysilicon layers 104a, 100a and 104b, 100b extend from the interior surfaces of the upper polysilicon layers 108a, 108b, respectively, first inwardly in the horizontal direction parallel to the substrate 10 a certain distance and then vertically downwardly over a length and finally inward again in horizontal direction.

Het zal voor de vakman op het gebied van halfge-leidervervaardiging duidelijk zijn dat de voorgaand geopenbaarde uitvoeringsvormen kunnen worden toegepast ofwel af-20 zonderlijk ofwel in combinatie voor het verschaffen van op-slagelektrodes van verschillende afmetingen en vormen op een enkele DRAM-chip. Deze variaties worden alle beschouwd als te liggen binnen het kader van de uitvinding.It will be apparent to those skilled in the semiconductor manufacturing art that the foregoing disclosed embodiments may be used either individually or in combination to provide storage electrodes of various sizes and shapes on a single DRAM chip. These variations are all considered to be within the scope of the invention.

Alhoewel in de bij gevoegde tekeningen de uitvoe-25 ringsvormen van de drains van de overbrengtransistors zijn gebaseerd op diffussiegebieden in een siliciumsubstraat zijn andere variaties, bijvoorbeeld draingebieden van het gleuftype (trench-type drain regions) mogelijk die behoren tot het wezen van de uitvinding.Although in the accompanying drawings, the embodiments of the drains of the transfer transistors are based on diffusion regions in a silicon substrate, other variations, for example, trench-type drain regions, are possible within the scope of the invention.

30 Elementen in de bijgevoegde tekeningen zijn sche matische tekeningen die uitsluitend voor demonstratieve doeleinden gelden en zodoende niet de werkelijke schaal 1005630 36 weergegeven. De vormen, afmetingen en richthoeken van de elementen van de uitvinding die worden getoond dienen niet te worden beschouwd als beperkingen van het kader van de uitvinding.Elements in the accompanying drawings are schematic drawings that are for demonstrative purposes only and therefore do not represent the actual scale 1005630 36. The shapes, dimensions and aiming angles of the elements of the invention shown are not to be construed as limiting the scope of the invention.

5 Alhoewel de uitvinding is beschreven aan de hand van voorbeelden en in termen van voorkeursuitvoeringsvormen dient te worden begrepen dat de uitvinding niet tot de geopenbaarde uitvoeringen is beperkt. De uitvinding is in tegendeel bedoeld om verschillende modificaties en soortge-10 lijke opstellingen en processen af te dekken zoals voor de vakman op het betreffende vakgebied duidelijk zal zijn. De beschermingsomvang van de bij gevoegde conclusies die de uitvinding definiëren dient dan ook de breedst mogelijke interpretatie te worden verleend teneinde al dergelijke mo-15 dificaties en soortgelijke opstellingen en werkwijzen te omsluiten.Although the invention has been described by way of examples and in terms of preferred embodiments, it is to be understood that the invention is not limited to the disclosed embodiments. On the contrary, the invention is intended to cover various modifications and similar arrangements and processes as will be apparent to those skilled in the art. The scope of the appended claims defining the invention should therefore be given the broadest possible interpretation to encompass all such modifications and similar arrangements and methods.

10056301005630

Claims

A method of manufacturing a storage capacitor electrode structure for use in a semiconductor memory cell comprising a transfer transistor formed on a substrate, characterized in that the method 5 comprises forming a first insulating layer over the transfer transistor, forming a first conducting layer penetrating the first insulating layer and contacting a source-10 / drain region of the transfer transistor, forming a column layer extending above the first insulating layer, the column layer comprising a recess located above the first conducting layer, which recess has a side wall, forming a second conductive layer along the side wall of the recess and in contact with the first conductive layer, forming a second insulating layer on the first conductive layer, the second conductive layer and the column-20 layer, forming a third conductive layer on the second insulating layer, forming a third insulating layer o p the third conductive layer, selectively removing parts of the third insulating layer, the third conductive layer and the second insulating layer to form a surface at the level of the column layer, forming a fourth conductive layer at the surface at the level of the column layer and 1005630 removing parts of the fourth conductivity layer and the third conducting layer as well as completely removing the third insulating layer, the second insulating layer and the column layer, wherein the storage capacitor electrode structure comprises the first, second, third and fourth conducting layers.

Method according to claim 1, characterized in that: the step of forming the first conductive layer comprises: forming an electrode contact hole in the first insulating layer in a downward direction up to the source / drain region of the transfer transistor, forming a layer of conductive material on the first insulating layer and filling the contact hole and selectively removing parts of the layer of conducting material from the surface of the first insulating layer, the first conducting layer having a T-shaped cross section.

Method according to claim 1, characterized in that the step of forming the first guiding layer comprises ·. forming an electrode contact hole in the first insulating layer down to the source / drain 25 region of the transfer transistor, said contact hole having a side wall, forming a layer of conductive material on the first insulating layer and filling the contact hole, and selectively removing portions of the layer 30 of conductive material from the first insulating surface and from the inside of the contact hole, the side wall of the contact hole remaining covered by the conductive 1005630 material and the source / drain region remaining in contact with the guiding material, the first guiding layer having a U-shaped cross section.

The method according to claim 1, characterized in that it further comprises: forming a dielectric layer covering the first, second, third and fourth conductive layers.

A method of forming a storage capacitor in which the storage capacitor electrode structure is formed in accordance with claim 4, characterized in that it further comprises: forming a fifth conductive layer on the dielectric layer, the fifth conductive layer having an opposite emptying electrode forms the storage capacitor.

6. A method according to claim 1, characterized in that: after the step of forming a third insulating layer on the third conductive layer, the method further comprises: at least one subsequent formation of at least one additional conductive layer above the third insulating layer and at least one additional insulating layer on the at least additional guiding layer present and selectively removing parts of the at least additional guiding and insulating layers present up to the surface level of the column layer level and after the step of forming a fourth conductive layer on the surface at the level of the column layer, the method further comprises: removing parts of the at least present additional conductive layer and completely removing the at least present additional insulating layer, wherein the storage capacitor electrode structure further comprises the at least additional conductor layer present.

A method according to claim 6, characterized in that it further comprises: forming a dielectric layer covering the first, second, third and fourth and at least additional conductor layers present.

8. A method of forming a storage capacitor with the storage capacitor electrode structure formed in accordance with claim 7, characterized in that it further comprises: forming a fifth conductive layer on the dielectric layer, the fifth conductive layer having an opposite emptying electrode forms on the storage capacitor.

Method according to claim 6, characterized in that the step of forming the first conductive layer comprises: forming an electrode contact hole in the first insulating layer down to the source / drain region of the transfer transistor, forming a layer of conductive material on the first insulating layer and filling the contact hole and selectively removing parts of the layer of conducting material from the first insulating layer surface, the first conducting layer having a T-shaped cross section. 1 0 0 5 6 3 0

10. A method according to claim 6, characterized in that the step of forming the first conducting layer comprises: forming an electrode contact in the first insulating layer down to the source / drain region of the transfer transistor, which contact hole includes a sidewall, forming a layer of conductive material on the first insulating layer and filling the contact hole 10 and selectively removing portions of the layer of conducting material from the first insulating surface and from the inside of the contact hole, thereby contact hole sidewall remains covered with the conductive material and the source / drain region remains in contact with the conductive material, the first conductive layer having a U-shaped cross section.

11. A method of manufacturing a storage capacitor electrode structure for use in a semiconductor memory cell comprising a transfer transistor formed on the substrate, characterized in that the method comprises: forming a first insulating layer over the transfer transistor, forming of a first conductive layer penetrating the first insulating layer and contacting a source / drain region of the transfer transistor, forming a column layer extending above the first insulating layer, said column layer having a recess exposing the first conducting layer, which recess is provided with a side wall, 1005630 forming a second conductive layer covering the first conductive layer as well as the column layer including the side wall of the recess and in contact with the first conductive layer, forming a second insulating layer on the second conductive layer, forming a third conductive layer on the second insulating layer, forming an opening with a side wall by selectively removing parts of the third conducting layer, the second insulating layer and the second conducting layer to expose the column layer, forming a fourth conducting layer on the side wall of the opening and in contact with the second and third conductive layers and removing parts of the third conductive layer and the second conductive layer and completely remove the second insulating layer and the column layer, the storage capacitor electrode structure comprising the first, second, third and fourth conductive layers.

12. A method according to claim 11, characterized in that the step of forming the first conductive layer comprises: forming an electrode contact hole in the first insulating layer in a downward direction up to the source / drain region of the transfer transistor, forming a layer of conductive material on the first insulating layer and filling the contact hole and selectively removing parts of the layer 30 of conducting material from the first insulating layer surface, the first conducting layer being a T-shaped cross section.

Method according to claim 11, characterized in that the step of forming the first conducting layer 5 comprises: forming an electrode contact hole in the first insulating layer down to the source / drain region of the transfer transistor, which contact hole is provided with a side wall, forming a layer of conductive material on the first insulating layer and filling the contact hole and selectively removing parts of the layer of conducting material from the first insulating surface and from the inside of the contact hole, the side wall 15 of the contact hole remains covered by the conductive material and the source / drain region remains in contact with the conductive material, the first conductive layer having a U-shaped cross section.

A method according to claim 11, characterized in that it further comprises: forming a dielectric layer covering the first, second, and third conductive layers.

15. A method of forming a storage capacitor with the storage capacitor electrode structure formed according to claim 14, characterized in that it further comprises: forming a further conductive layer on the dielectric layer, the further conductive layer forming an opposite electrode of the storage capacitor. 1005630

16. A method according to claim 1, characterized in that: after the step of forming a first insulating layer over the transfer transistor, the method further comprises forming an additional insulating layer above the first insulating layer, wherein in the forming step of a first conductive layer which penetrates the first insulating layer and contacts a source / drain region of the transfer transistor the first conductive layer also penetrates the additional insulating layer and wherein the step of removing parts of the fourth conductive layer and the third conductive layer and completely removing the third insulating layer, the second insulating layer and the column layer also comprising completely removing the additional insulating layer, the first conducting layer being separated from the first insulating layer due to the removal of the additional insulating layer.

A method according to claim 16, characterized in that it further comprises: forming a dielectric layer covering the first, second and third conductive layers.

18. A method of forming a storage capacitor with a storage capacitor electrode structure formed in accordance with claim 17, characterized in that it further comprises: forming a further conductive layer on the dielectric layer, the further conductive layer forming a opposite electrode of the storage capacitor. 1005630

19. A method according to claim 1, characterized in that: the step of forming the first guiding layer comprises: the first guiding layer is substantially T-shaped in cross section, the bottom of the T-shape making contact with the source / drain region of the transfer transistor, the second conductive layer extending substantially perpendicularly from the periphery of the top of the T-shaped first conductive layer away from the substrate, the third conductive layer extending from one end of the second conductive layer extending substantially perpendicular thereto, which second conductive layer and which third conductive layer together form an inverted L in cross section and the fourth conductive layer has a first segment which extends perpendicularly from a bottom surface of the third conductive layer in the direction of the substrate and a second segment that extends perpendicularly from the first segment away from the second guiding layer, said first and second segments and form an L in cross section.

20. A method according to claim 10, characterized in that: the second guide layer extends substantially perpendicularly from the circumference of the top of the U-shaped first guide layer away from the substrate, the third guide layer extends from an end of the second conductive layer substantially perpendicular thereto, the second conductive layer and the third conductive layer together forming an inverted L in cross section, and the fourth conductive layer having a first segment perpendicular from a bottom surface of the third conductive layer in the direction of the substrate and has a second segment extending perpendicularly from the first segment away from the second guide layer, said first and second segments forming an L in cross section.

21. A method of manufacturing a storage capacitor electrode structure for use in a semiconductor memory cell having a transfer transistor formed on the substrate, characterized in that the method comprises: forming a first insulating layer over the transfer transistor, forming a first conductive layer which penetrates the first insulating layer and contacts a source / drain region of the transfer transistor, forming a protruding layer above the first conducting layer, said protruding layer comprising a number of steps leading up to an upper surface 20 level, forming a second conductive layer on the protruding layer, forming a second insulating layer on the second conducting layer, selectively removing parts of the second insulating layer and the second conducting layer to form a surface at the level of the top surface of the protruding layer, forming a third conductive layer on the the surface at the level of the top surface of the protruding layer which contacts the second guiding layer, 1005630 selectively removing parts of the third guiding layer and the protruding layer to form an opening up to the level of the first conductive layer, which opening has a side wall, forming a fourth conductive layer on the side wall of the opening and which contacts the third and the first conductive layers and selectively remove parts of the second conductive layer and remove the third conductive layer and the whole 10 of the second insulating layer and the protruding layer, the storage capacitor electrode structure comprising the first, second, third and fourth conductive layers.

22. A method according to claim 21, characterized in that: the first conductive layer has a T-shaped cross-section, the bottom of the T-shape making contact with the source / drain region of the transfer transistor, the second conductive layer has a zig-zag cross-sectional shape extending from a bottom surface of the third conductive layer, the third conductive layer extends substantially parallel to a surface of the substrate perpendicular to one end of the fourth conductive layer and the fourth conductive layer extends between the first guiding layer and the third guiding layer substantially perpendicular to the top of the T-shape.

A method according to claim 21, characterized in that: the first conducting layer has a U-shaped cross section, the bottom of the U-shape making contact 1005630 with the source / drain region of the transfer transistor, the second guiding layer has a zigzag cross-sectional shape extending from a bottom surface of the third guiding layer, the third guiding layer extending substantially parallel to a surface of the substrate perpendicular from one end of the fourth guiding layer and the fourth guiding layer between the first guiding layer and the third guiding layer substantially perpendicular to the top of the U-shape.

A method according to claim 21, characterized in that it further comprises: forming a dielectric layer covering the first, second, third and fourth conductive layers.

A method of forming a storage capacitor with the storage capacitor electrode structure formed in accordance with claim 24, characterized in that it further comprises: forming a further conductive layer on the dielectric layer, the further conductive layer forming an opposite electrode of the storage capacitor. 1005630