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KR970706577A - 메모리 시스템내의 페이지 액세스 및 블록전송을 개선하는 회로, 시스템 및 방법(circuits, systems and methods for improving page accesses and block transfers in a memory system) - Google Patents

메모리 시스템내의 페이지 액세스 및 블록전송을 개선하는 회로, 시스템 및 방법(circuits, systems and methods for improving page accesses and block transfers in a memory system)

Info

Publication number
KR970706577A
KR970706577A KR1019970702035A KR19970702035A KR970706577A KR 970706577 A KR970706577 A KR 970706577A KR 1019970702035 A KR1019970702035 A KR 1019970702035A KR 19970702035 A KR19970702035 A KR 19970702035A KR 970706577 A KR970706577 A KR 970706577A
Authority
KR
South Korea
Prior art keywords
data
row
sense amplifier
slave
circuit
Prior art date
Application number
KR1019970702035A
Other languages
English (en)
Inventor
마이클 이. 루나스
Original Assignee
도노휴 로버트 에프.
시러스 로직 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=23226718&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR970706577(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 도노휴 로버트 에프., 시러스 로직 인코포레이티드 filed Critical 도노휴 로버트 에프.
Publication of KR970706577A publication Critical patent/KR970706577A/ko

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers

Landscapes

  • Dram (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)

Abstract

휘발성 메모리 셀(202)의 어레이(201)를 포함하는 메모리(200)가 제공된다. 메모리 셀(202)중 선택된 셀로의 액세스를 제공하는 주소지정 회로(205,213)가 포함된다. 선택된 메모리 셀(202)로 데이터를 판독 및 기입하는 마스터 판독/기입회로(208)가 포함된다. 마스터 판독/기입 회로(208)와의 교환용의 데이터를 저장하는 제1슬레이브 회로(210,211)가 제공된다. 마스터 판독/기입 회로(208)와의 교환용의 데이터를 저장하는 제2슬레이브 회로(210,211)가 또한 제공된다. 제어회로(206,214,215)는 마스터 판독/기입 회로(208)와 제1 및 제2슬레이브 회로(210,211) 사이의 데이터의 교환을 제어한다.

Description

메모리 시스템내의 페이지 액세스 및 블록전송을 개선하는 회로, 시스템 및 방법(CIRCUITS, SYSTEMS AND METHODS FOR IMPROVING PAGE ACCESSES AND BLOCK TRANSFERS IN A MEMORY SYSTEM)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 비데오/그래픽 처리 시스템의 기능 블록도, 제2도는 제1도의 프레임 버퍼를 실시하는 하나의 응용에 적합한, 본 발명의 원리를 구현하는 메모리 시스템의 기능 블록도이다.

Claims (24)

  1. 휘발성 메모리 셀의 어레이와; 상기 메모리 셀 중 선택된 메모리 셀로의 액세스를 제공하는 주소지정회로와; 데이터를 상기 셀 중 선택된 셀로 판독 및 기입하는 마스터 판독/기입 회로와; 상기 마스터 판독/기입회로와의 교환용 데이터를 저장하는 제1슬레이브 회로와; 상기 마스터 판독/기입 회로와의 교환용 데이터를 저장하는 제2슬레이브 회로와; 상기 마스터 판독/기업 회로와 상기 제1 및 제2슬레이브 회로 사이의 데이터 교환을 제어하는 제어회로를 포함하는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 상기 제어회로는 제1액세스 사이클 동안에는 상기 마스터 판독/기업 회로와 상기 제1슬레이브 회로 사이의 데이터 교환을 제어하도록 동작하고, 연속되는 제2액세스 사이클 동안에는 상기 마스터 판독/기입 회로와 상기 제2슬레이브 회로 사이의 데이터 교환을 제어하도록 동작하는 것을 특징으로 하는 메모리.
  3. 제1항에 있어서, 상기 어레이는 다이나믹 랜덤 액세스 메모리 셀의 어레이를 포함하는 것을 특징으로 하는 메모리.
  4. 제1항에 있어서, 상기 주소지정회로는 상기 어레이 내의 셀들의 행을 선택하는 행 디코더를 포함하는 것을 특징으로 하는 메모리.
  5. 제1항에 있어서, 상기 마스터 판독/기입 회로는 복수의 센스 증폭기를 포함하는 것을 특징으로 하는 메모리.
  6. 제1항에 있어서, 상기 제1 및 제2슬레이브 판독/기입 회로의 각각은 복수의 센스 증폭기를 포함하는 것을 특징으로 하는 메모리.
  7. 각각의 행은 도전성 워드선에 관련되고 각각의 열은 도전성 비트선에 관련된, 행과 열로 배열된 메모리 셀의 어레이와; 상기 워드선에 접속된 행 디커더와; 상기 비트선에 접속된 마스터 센스 증폭기의 뱅크와; 상기 마스터 센스 증폭기에 접속된 복수의 슬레이브 센스 증폭기 뱅크와; 상기 복수의 슬레이브 센스 증폭기의 각각에 접속된 열 디코더와; 상기 열 디코더, 상기 마스터 센스 증폭기 뱅크 및 상기 슬레이브 센스 증폭기 뱅크에 접속된 제어회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서, 상기 제어회로는, 상기 행 디코더 및 상기 마스터 센스 증폭기에 접속된 모드제어회로와; 상기 모드제어회로와 상기 제1 및 제2슬레이브 센스 증폭기 뱅크에 접속된 멀티플렉서 제어회롤르 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제7항에 있어서, 상기 제어회로는, 판독동작시, 상기 행 디커도에 의해 선택된 상기 어레이 내의 상기 제1의 행으로부터의 제1데이터의 감지(sensing)를 상기 마스터 센스 증폭기에 의해 제어하고; 상기 마스터 센스 증폭기로부터 상기 슬레이브 센스 증폭기 뱅크 중 제1뱅크로의 상기 제1데이터의 전송을 제어하고; 상기행 디코더에 의해 선택된 상기 어레이 내의 상기 제2행으로부터의 제2데이터의 감지를 상기 마스터 센스 증폭깅 ㅔ의해 제어하고; 상기 마스터 센스 증폭기로부터 상기 슬레이브 센스 증폭기 뱅크 중 제2뱅크로의 상기 제2데이터의 전송을 제어하도록 동작가능한 것을 특징으로 하는 메모리 시스템.
  10. 제9항에 있어서, 상기 열 디코더는, 판독동작 동안, 적어도 하나의 열 주소에 응답하여 상기 슬레이브 증폭기 뱅크 중 제1뱅크에 의해 제공된 상기 제1데이터 중 선택된 것을 출력하고; 상기 제1데이터의 출력 후, 상기 슬레이브 증폭기 뱅크 중 상기 제2뱅크에 의해 제공된 상기 제2데이터 중 선택된 것을 출력하도록 동작가능한 것을 특징으로 하는 메모리 시스템.
  11. 제8항에 있어서, 상기 제어회로는, 기입동작시, 상기 열 디코더로부터 상기 슬레이브 센스 증폭기 뱅그 중 제1뱅크로의 제1데이터의 전송을 제어하고; 상기 마스터 센스 증폭기를 통하여 상기 어레이 내의 상기 셀중 선택된 제1셀로의 상기 제1데이터의 기입을 제어하고; 상기 열 디코더로부터 상기 슬레이브 센스 증폭기 뱅크 중 제2뱅크로의 제2데이터의 전송을 제어하고; 상기 마스터 센스 증폭기를 통하여 어레이 내의 상기 셀 중 선택된 제2셀로의 상기 제2데이터의 기입을 제어하도록 동작가능한 것을 특징으로 하는 메모리 시스템.
  12. 제11항에 있어서, 상기 제어회로는 상기 기입동작시 상기 어레이 내로의 상기 제1데이터의 기입과 동시에 상기 제2데이터를 상기 열 디코더로부터 상기 슬레이브 센스 증폭기 뱅크 중 상기 제2뱅크로 전송하도록 동작가능한 것을 특징으로 하는 메모리 시스템.
  13. 제8항에 있어서, 상기 제어회로는, 이동 동작시, 상기 행 디코더에 의해 선택된 상기 어레이 내의 상기 행으로부터의 데이터의 감지를 상기 마스터 센스 증폭기에 의해 제어하고; 상기 마스터 센스 증폭기로부터 상기 슬레이브 센스 증폭기 뱅크 중 선택된 뱅크로의 상기 데이터의 전송을 제어하고; 상기 마스터 센스 증폭기를 통하여 상기 행 디코더에 의해 선택된 상기 어레이 내의 상기 제2행으로의 상기 데이터의 기입을 제어하도록 동작가능한 것을 특징으로 하는 메모리 시스템.
  14. 제8항에 있어서, 상기 제어회로는, 블록이동동작시, 상기 행 디코더에 의해 선택된 상기 어레이 내의 상기 행으로부터의 데이터의 감지를 상기 마스터 센스 증폭기에 의해 제어하고; 상기 마스터 센스 증폭기로부터 상기 슬레이브 증폭기 뱅크 중 선택된 뱅크로의 데이터의 전송을 제어하고; 상기 선택된 슬레이브 증폭기 뱅크 내에서 제1세트의 센스 증폭기로부터 제2세트의 센스 증폭기로의 상기 데이터의 쉬프트를 제어하고; 상기 마스터 센스 증폭기를 통하여 상기 제2세트의 센스 증폭기에 접속된 상기 비트선과 관련된 상기 선택된 행을 따라 상기 셀 중 어느 것으로 상기 데이터의 기입을 제어하도록 동작가능한 것을 특징으로 하는 메모리 시스템.
  15. 각각의 행이 도전성 워드선을 포함하고 각각의 열이 도전성 비트선을 포함하는, 행과 배열된 다이나믹 램덤 액세스 메모리 셀의 어레이와; 상기 워드선에 접속되어 행 주소에 응답하여 상기 행을 선택하는 행 디코더회로와; 상기 비트선에 접속되어 상기 선택된 행을 따라 상기 셀 중 어느 것으로 데이터를 판독 및 기입하는 센스 증폭기 회로의; 데이터 버스에 접속된 열 디코더 회로와; 제1국부 버스에 의해 상기 센스 증폭기 회로에, 제2국부 버스에 의해 상기 열 디코더에 접속되어 상기 센스 증폭기 회로와 상기 열 디코더 사이에서 교환되고 있는 데이터를 래치시키는 제1래칭회로와; 제1국부 버스에 의해 상기 센스 증폭기 회로에, 제2국부 버스에 의해 상기 열 디코더에 접속되어 상기 센스 증폭기 회로와 상기 열 디코더 사이에서 교환되고 있는 데이터를 래치시키는 제2래칭회로와; 상기 제1 및 제2래칭회로를 제어하며, 상기 제1래칭회로 및 제2래칭회로 내의 상기 센스 증폭기 회로 및 상기 열 디코더 사이에서 교환되고 있는 데이터를 교대로 래치시키는 제어회로를 포함하는 것을 특징으로 하는 메모리.
  16. 제15항에 있어서, 상기 제1 및 제2래칭회로는 센스 증폭기 회로를 포함하는 것을 특징으로 하는 메모리.
  17. 제15항에 있어서, 주소 버스에 의해 상기 행 디코더 및 상기 열 디코더에 접속된 입력/출력 제어회로를 더욱 포함하고, 상기 입력/출력 제어회로는 외부 소오스로부터 수신된 행 및 열 주소를 상기 주소 버스에 제공하여 상기 행 및 열 중 어느 것을 선택하도록 동작가능한 것을 특징으로 하는 메모리.
  18. 제17항에 있어서, 상기 입력/출력 제어회로는 상기 주소 버스로 제공될 행 주소를 내부적으로 발생시키도록 작동가능한 것을 특징으로 하는 메모리.
  19. 각각의 행이 도전성 워드선에 관련되고 각각의 열이 도전성 비트선에 관련된, 행과 열로 배열된 메모리 셀의 어레이를 포함하고 메모리로부터 데이터를 판독하는 방법에 있어서, 상기 관련된 워드선을 활성화함으로써 판독될 제1행을 선택하는 단계와; 상기 제1행의 셀 내에 저장된 데이터를 판독하기 위하여 마스터 센스 증폭기의 뱅크로 비트선을 감지하는 단계와; 상기 제1행의 셀로부터 데이터를 제1세트의 슬레이브 센스 증폭기로 래치시키는 단계와; 상기 관련된 워드선을 활성화함으로써 판독될 제2행을 선택하는 단계와; 상기 제2행의 셀 내에 저장된 데이터를 판독하기 위하여 상기 마스터 센스 증포기로 비트선을 감지하는 단계와; 상기 제2행의 셀로부터 판독된 데이터를 제2세트의 슬레이브 센스 증폭기로 래치시키는 단계를 포함하여 이루어지는 데이터 판독방법.
  20. 제19항에 있어서, 상기 제2행으로부터의 데이터를 선택 및 감지하는 상기 단계와 본질적으로 동시에 상기 제1행으로부터의 데이터 중 선택된 것을 출력하는 단계를 더욱 포함하는 것을 특징으로 하는 데이터 판독 방법.
  21. 각각의 행이 도전성 워드선에 관련되고 각각의 열이 도전성 비트선에 관련된, 행과 열로 배열된 메모리 셀의 어레이를 포함하는 메모리로 데이터를 기입하는 방법에 있어서, 슬레이브 센스 증폭기의 제1뱅크내의 제1 데이터를 래치시키는 단계와; 상기 어레이 내의 선택된 제1셀로 상기 제1데이터를 기입하는 단계와; 상기 제1데이터를 기입하는 상기 단계와 본질적으로 동시에, 슬레이브 센스 증폭기의 제2뱅크 내의 제2데이터를 래치시키는 단계와; 상기 제1데이터를 기입하는 상기 단계를 완료하자마자 상기 어레이 내의 선택된 제2셀로 상기 제2데이터를 기입하는 단계를 포함하여 이루어지는 데이터 기입방법.
  22. 각각의 행이 도전성 워드선에 관련되고 각각의 열이 도전성 비트선에 관련되, 행과 열로 배열된 메모리 셀의 어레이를 포함하는 메모리 내에서 블록전송을 행하는 방법에 있어서, 상기 어레이 내의 행을 선택하는 단계와; 마스터 센스 증폭기 뱅크로 상기 선택된 행의 셀에 저장된 데이터를 판독하기 위하여 상기 어레이의 비트선을 감지하는 단계와; 상기 선택된 행의 셀로부터 판독된 상기 데이터를 슬레이브 센스 증폭기 뱅크 내에 래치시키는 단계와; 상기 마스터 센스 증폭기를 통하여 상기 어레이 내의 다른 셀로 데이터를 기입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 블록전송방법.
  23. 제22항에 있어서, 상기 기입 단계는 상기 어레이 내의 다른 행의 다른 셀로 데이터를 기입하는 단계를 포함하는 것을 특징으로 하는 블록전송방법.
  24. 제22항에 있어서, 상기 기입 단계는 상기 어레이 내의 다른 행의 셀로 데이터를 기입하는 단계를 포함하는 것을 특징으로 하는 블록전송방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970702035A 1994-09-30 1995-09-29 메모리 시스템내의 페이지 액세스 및 블록전송을 개선하는 회로, 시스템 및 방법(circuits, systems and methods for improving page accesses and block transfers in a memory system) KR970706577A (ko)

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Application Number Priority Date Filing Date Title
US08/315,934 1994-09-30
US08/315,934 US5500819A (en) 1994-09-30 1994-09-30 Circuits, systems and methods for improving page accesses and block transfers in a memory system
PCT/US1995/012903 WO1996010826A1 (en) 1994-09-30 1995-09-29 Circuits, systems and methods for improving page accesses and block transfers in a memory system

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DE (1) DE69510077T2 (ko)
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Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 19970328

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid