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KR970055450A - Variable time reset device in the system - Google Patents

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Publication number
KR970055450A
KR970055450A KR1019950055624A KR19950055624A KR970055450A KR 970055450 A KR970055450 A KR 970055450A KR 1019950055624 A KR1019950055624 A KR 1019950055624A KR 19950055624 A KR19950055624 A KR 19950055624A KR 970055450 A KR970055450 A KR 970055450A
Authority
KR
South Korea
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time
reset
control register
reset time
output
Prior art date
Application number
KR1019950055624A
Other languages
Korean (ko)
Other versions
KR0157925B1 (en
Inventor
오명규
Original Assignee
문정환
Lg 반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, Lg 반도체 주식회사 filed Critical 문정환
Priority to KR1019950055624A priority Critical patent/KR0157925B1/en
Publication of KR970055450A publication Critical patent/KR970055450A/en
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Publication of KR0157925B1 publication Critical patent/KR0157925B1/en

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means

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  • Engineering & Computer Science (AREA)
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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
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Abstract

본 발명은 시스템의 리세트 시간 가변 장치에 관한 것으로, 종래에는 외부로부터 리세트 신호를 인가함에 의해 초기의 리세트 시간을 정확히 측정할 수 없음으로 파워 다운 모드가 설정되는 경우 항상 외부의 리세트 단자로 리세트 신호를 인가하여야만 파워 다운 모드를 해제할 수 있는 단점이 있다. 이러한 종래의 문제점을 개선하기 위하여 본 발명은 임의로 리세트 시간을 설정하여 초기의 리세트 시간을 측정함에 의해 임의로 설정된 리세트 시간과 일치하면 클럭을 발생시키도록 구성한 것으로, 본 발명은 초기의 리세트 시간을 임의로 설정된 리세트 시간과 비교함에 의해 정확히 측정할 수 있음으로 초기에 리세트 신호를 충분히 인가하여 시스템의 오동작을 방지할 수 있다.The present invention relates to a device for varying the reset time of a system, and in the related art, the initial reset time cannot be accurately measured by applying a reset signal from an external source. The power down mode can be released only by applying a reset signal. In order to solve such a conventional problem, the present invention is configured to generate a clock when the reset time is coincident with the arbitrarily set reset time by measuring the initial reset time. Since the time can be accurately measured by comparing the reset time with an arbitrarily set reset time, it is possible to prevent the malfunction of the system by sufficiently applying the reset signal at the beginning.

Description

시스템의 리세트 시간 가변 장치Variable time reset device in the system

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명의 리세트 시간 측정 장치의 블럭도.2 is a block diagram of a reset time measuring apparatus of the present invention.

Claims (3)

임의로 리세트 시간을 제어하기 위한 프로그램을 저장하는 프로그램 저장 시간과, 리세트 신호(RST)가 인에이블되면 클럭 정지 신호(CLK-KILL)를 출력한 후 상기 리세트 신호(RST)의 시간을 계수하여 프로그램 저장 수단의 제어 프로그램에 의해 설정된 시간과 일치하면 상기 클럭 정지 신호(CLK-KILL)를 디스에이블시키는 중앙 처리 수단과, 이 중앙 처리 수단의 클럭 정지 신호(CLK-KILL)에 따라 클럭(CLK1)(CLK2)을 발생시키는 클럭 발생 수단으로 구성한 것을 특징으로 하는 시스템의 리세트 시간 가변 장치.The program storage time for storing a program for controlling the reset time arbitrarily, and counting the time of the reset signal RST after outputting the clock stop signal CLK-KILL when the reset signal RST is enabled Central processing means for disabling the clock stop signal CLK-KILL if it matches the time set by the control program of the program storage means, and the clock CLK1 in accordance with the clock stop signal CLK-KILL of the central processing means. And a clock generating means for generating CLK2. 제1항에 있어서, 중앙 처리 수단은 파워 다운 모드의 제어 비트 및 리세트 시간의 제어 비트를 저장하는 파워 제어 레지스터(211)와, 파워 다운 모드가 설정되면 리세트 시간을 계수하는 카운터(212)와, 임의로 설정된 리세트 시간을 저장하는 시간 제어 레지스터(213)와, 상기 카운터(212)의 출력 신호와 시간 제어 레지스터(213)의 출력 신호가 일치하면 절환 신호를 출력하는 멀티플렉서(214)와, 이 멀티플렉서(214)의 출력 신호에 의해 상기 파워 제어 레지스터(211)의 2번 비트에 인가되는 외부의 리세트 신호(RST)를 차단하는 스위치(215)와, 상기 파워 제어 레지스터(211)의 2번 비트에 의해 온되어 상기 파워 제어 레지스터(211)의 1번 비트를 클럭 정지 신호(CLK-KILL)로 출력하고 상기 멀티플렉서(214)의 출력 신호에 의해 오프되는 스위치(216)로 구성한 것을 특징으로 하는 시스템의 리세트 시간 가변 장치.2. The control unit according to claim 1, wherein the central processing means includes a power control register 211 for storing control bits of the power down mode and control bits of the reset time, and a counter 212 for counting the reset time if the power down mode is set. A time control register 213 for storing an arbitrarily set reset time, a multiplexer 214 for outputting a switching signal if the output signal of the counter 212 and the output signal of the time control register 213 match; A switch 215 for blocking an external reset signal RST applied to bit 2 of the power control register 211 by the output signal of the multiplexer 214, and 2 of the power control register 211. And a switch 216 that is turned on by the first bit and outputs the first bit of the power control register 211 as the clock stop signal CLK-KILL and is turned off by the output signal of the multiplexer 214. Ha Is a reset time variable device of the system. 제2항에 있어서, 멀티플렉서(214)는 카운터(212)의 출력 캐리(CA1~CAn)와 시간 제어 레지스터(213)의 각 출력 비트(TB1~TBn)를 각기 논리 조합하는 낸드 게이트(221-1~221-n)와, 이 낸드 게이트(221-1~221-n)의 출력을 각기 반전하는 인버터(222-1~222-n)와, 이 인버터(222-1~222-n)의 출력을 노아링하는 노아 게이트(223)와, 이 노아 게이트(223)의 출력을 반전하여 절환 신호를 스위치(215)(216)로 출력하는 인버터(224)로 구성한 것을 특징으로 하는 시스템의 리세트 시간 가변 장치.The NAND gate 221-1 of claim 2, wherein the multiplexer 214 logically combines the output carry CA1 to CAn of the counter 212 and the output bits TB1 to TBn of the time control register 213, respectively. ~ 221-n), inverters 222-1 to 222-n for inverting the outputs of the NAND gates 221-1 to 221-n, respectively, and outputs of the inverters 222-1 to 222-n The reset time of the system characterized by consisting of a noah gate 223 for Noah and an inverter 224 for inverting the output of the noah gate 223 and outputting a switching signal to the switches 215 and 216. Variable device. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468680B1 (en) * 1997-08-22 2005-03-16 삼성전자주식회사 System reset control apparatus and method

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