KR100468680B1

KR100468680B1 - System reset control apparatus and method

Info

Publication number: KR100468680B1
Application number: KR1019970040227A
Authority: KR
Inventors: 이성우
Original assignee: 삼성전자주식회사
Priority date: 1997-08-22
Filing date: 1997-08-22
Publication date: 2005-03-16
Anticipated expiration: 2017-08-22
Also published as: KR19990017326A

Abstract

시스템 리셋 제어 장치 및 방법이 개시된다. 본 발명에 따른 시스템 리셋 제어 장치는, 전원 전압이 인가될 때 전력 온 리셋 펄스를 발생하는 전력 온 리셋 펄스 발생 수단, 전력 온 리셋 펄스에 응답하여 리셋되고, 시스템이 동작하는데 필요한 소정의 내부 동작 신호들을 생성하는 내부 동작 신호 발생 수단, 내부 동작 신호를 카운팅하고, 카운팅된 결과를 출력하는 카운팅 수단, 및 전력 온 리셋 펄스에 응답하여 시스템 리셋 신호를 생성하고, 카운팅된 결과에 응답하여 시스템 리셋 신호를 해제/유지하는 시스템 리셋 신호 발생 수단을 포함하는 것을 특징으로 한다. Disclosed are a system reset control apparatus and method. The system reset control device according to the present invention is a power on reset pulse generating means for generating a power on reset pulse when a power supply voltage is applied, reset in response to a power on reset pulse, and a predetermined internal operation signal required for the system to operate. Means for generating an internal operation signal, counting the internal operation signal, and outputting a counted result, and generating a system reset signal in response to the power on reset pulse, and generating a system reset signal in response to the counted result. And means for generating a system reset signal for releasing / holding.

Description

System reset control apparatus and method

본 발명은 시스템 리셋 제어 장치 및 방법에 관한 것으로서, 특히 마이컴과 같은 시스템 클럭 신호에 의해 동작하는 시스템의 내부를 리셋시키는데 필요한 시간만큼만 시스템 리셋 신호를 발생시키는 시스템 리셋 제어 장치 및 방법에 관한 것이다. TECHNICAL FIELD The present invention relates to a system reset control apparatus and method, and more particularly, to a system reset control apparatus and method for generating a system reset signal only for a time required to reset the inside of a system operated by a system clock signal such as a microcomputer.

일반적으로 마이컴과 같이 시스템 클럭 신호에 의하여 동작하는 모든 시스템은 전원이 인가될 때 내부의 초기 동작 상태를 명확히 하기 위하여 전원이 인가됨과 동시에 자동으로 전력 온 리셋(power-on-reset) 신호를 발생시켜 시스템 내부의 초기 상태를 일정한 상태로 안정시키게 된다. In general, all systems operated by system clock signals such as microcomputers automatically generate a power-on-reset signal at the same time that power is applied to clarify the initial operating state of the system. The initial state inside the system is stabilized to a constant state.

도 1은 종래의 시스템 리셋 제어 장치를 설명하기 위한 개략적인 블럭도로서, 내부 동작 신호 발생부(12), 카운터부(14), 전력 온 리셋/시스템 리셋 신호 발생부(16)로 구성된다. FIG. 1 is a schematic block diagram illustrating a conventional system reset control device, and includes an internal operation signal generator 12, a counter 14, and a power on reset / system reset signal generator 16.

도 1에 도시된 내부 동작 신호 발생부(16)는 외부에서 입력 단자 IN을 통하여 시스템 클럭 신호(CK)를 입력하고, 시스템이 동작하는데 필요로 하는 내부 동작 신호들을 생성한다. 카운터부(14)는 내부 레지스터나 메모리를 모두 리셋시키는데 필요한 내부 동작 신호를 카운팅하고, 시스템 전체의 리셋이 이루어지는데 요구되는 신호를 카운팅하면, 시스템 리셋 신호를 해제하기 위한 신호를 출력한다. 또한, 전력 온 리셋/시스템 리셋 신호 발생부(16)는 전원이 인가되면, 전력 온 리셋 신호를 발생시켜 시스템 리셋 신호를 생성하고, 생성된 시스템 리셋 신호를 출력 단자 OUT를 통하여 출력하며, 카운터부(14)의 카운팅된 결과에 응답하여 시스템 리셋 신호를 생성하는 것을 중지한다. The internal operation signal generator 16 shown in FIG. 1 externally inputs a system clock signal CK through the input terminal IN and generates internal operation signals required for the system to operate. The counter unit 14 counts an internal operation signal necessary for resetting all of the internal registers and memories, and outputs a signal for releasing the system reset signal when counting a signal required for the entire system reset. In addition, when the power is applied, the power on reset / system reset signal generator 16 generates a power on reset signal to generate a system reset signal, and outputs the generated system reset signal through the output terminal OUT. Stop generating the system reset signal in response to the counted result of (14).

그러나, 내부의 레지스터나 메모리의 리셋은 단순한 전력 온 리셋 신호 만으로 리셋되지 않고, 시스템 내부를 동작시키는 내부 클럭 신호와 같은 내부 동작 신호(머신 사이클)의 동작이 진행됨에 따라 순차적으로 이루어지는 부분이 있기 때문에, 내부의 모든 회로가 리셋되기까지의 소정 시간 동안 전력 온 리셋 신호를 유지해야 한다. 따라서, 이러한 일련의 동작을 수행하기 위하여 요구되는 내부 동작 신호를 발생시키는 회로는 기본적으로 전력 온 리셋 신호를 인가할 수 없었다. 결국, 전원이 인가될 때 내부 동작 신호를 생성하는 플립플롭이나 래치의 내부 상태를 정확히 알 수 없기 때문에, 시스템 내부의 모든 블럭이 충분히 초기 상태가 되었다는 확신이 들만한 일정 시간 동안 리셋 상태를 유지해야 한다. 그러나, 상기의 일정 시간이라는 것은 내부 동작 신호를 생성하는 부분에 사용된 플립플롭등이 초기 상태에 어떤 값을 가지는지에 따라서 항상 일정한 것이 아니기 때문에 명확한 시간을 정의하기 어려웠다. 이러한 명확하지 않은 시간 때문에, 집적 회로(Integrated Circuit:IC)를 테스트하는 프로그램을 생성하기 위해서는 상당히 많은 시간과 노력이 요구되었다. 즉, 내부 동작 신호를 발생시키는 부분이 아닌 다른 부분의 동작을 확인함으로써 내부의 초기 값이 원하는 상태에 도달했다는 것을 확인해야 하므로 검사 프로그램이 복잡해지고, 중간의 검사 프로그램이 바뀔 때마다 동일한 일을 반복해야 한다는 문제점이 있었다. 이러한 이유로 인하여 불필요하게 검사 프로그램이 길어지게 되고, 검사하는데 드는 비용이 증가한다는 문제점이 있다. However, the internal register or memory reset is not reset only by a simple power-on reset signal, but because some operations are performed sequentially as the operation of an internal operation signal (machine cycle) such as an internal clock signal that operates the system proceeds. Therefore, the power-on reset signal must be maintained for a predetermined time until all internal circuits are reset. Thus, a circuit that generates an internal operating signal required to perform this series of operations could not basically apply a power on reset signal. As a result, the internal state of the flip-flop or latch that generates the internal operating signal when the power is applied is not known exactly, so the reset state must be maintained for a certain amount of time to assure that all blocks inside the system are sufficiently initial. do. However, since the above-mentioned constant time is not always constant depending on what value the flip-flop or the like used for generating the internal operation signal has in its initial state, it is difficult to define a clear time. Because of this indefinite time, a significant amount of time and effort was required to create a program to test integrated circuits (ICs). In other words, it is necessary to confirm that the internal initial value has reached the desired state by checking the operation of the part other than the part which generates the internal operation signal, which complicates the inspection program and repeats the same work each time the intermediate inspection program changes. There was a problem. For this reason, there is a problem that the inspection program is unnecessarily long and the cost of inspection increases.

본 발명이 이루고자 하는 기술적 과제는, 시스템의 내부 동작 신호를 발생시키는 부분을 리셋시켜 초기 상태를 고정함으로써 정확한 리셋 시간을 갖도록 제어하는 시스템 리셋 제어 장치를 제공하는데 있다. An object of the present invention is to provide a system reset control apparatus for controlling to have an accurate reset time by resetting a portion generating the internal operation signal of the system to fix the initial state.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 시스템 리셋 제어 장치에서 수행되는 시스템 리셋 제어 방법을 제공하는데 있다. Another object of the present invention is to provide a system reset control method performed in the system reset control apparatus.

상기 과제를 이루기 위해, 본 발명에 따른 시스템 리셋 제어 장치는, 전원 전압이 인가될 때 전력 온 리셋 펄스를 발생하는 전력 온 리셋 펄스 발생 수단, 전력 온 리셋 펄스에 응답하여 리셋되고, 시스템이 동작하는데 필요한 소정의 내부 동작 신호들을 생성하는 내부 동작 신호 발생 수단, 내부 동작 신호를 카운팅하고, 카운팅된 결과를 출력하는 카운팅 수단, 및 전력 온 리셋 펄스에 응답하여 시스템 리셋 신호를 생성하고, 카운팅된 결과에 응답하여 시스템 리셋 신호를 해제/유지하는 시스템 리셋 신호 발생 수단으로 구성되는 것이 바람직하다. In order to achieve the above object, the system reset control device according to the present invention is a power on reset pulse generating means for generating a power on reset pulse when a power supply voltage is applied, reset in response to a power on reset pulse, Internal operation signal generating means for generating predetermined internal operation signals required, counting means for counting the internal operation signal, and outputting the counted result, and generating a system reset signal in response to the power on reset pulse, Preferably, the system reset signal generating means releases / maintains the system reset signal in response.

상기 다른 과제를 이루기 위해, 본 발명에 따른 시스템 리셋 제어 방법은, 전원 전압을 공급하는 단계, 전원 전압이 공급되면, 전원 전압이 안정될 때까지 소정 시간 지연시켜 전력 온 리셋 펄스를 생성하는 단계, 전력 온 리셋 펄스에 응답하여 리셋된 후 내부 동작 신호/시스템 리셋 신호를 발생하는 단계, (a)시스템 전체의 리셋이 완료되었는가를 판단하는 단계, (b)시스템 전체의 리셋이 완료되었으면, 시스템 리셋 신호를 해제하는 단계, 및 (c)시스템 전체의 리셋이 완료되지 않았으면, 시스템 리셋 신호를 유지하는 단계로 구성되는 것이 바람직하다. In order to achieve the above another object, the system reset control method according to the present invention includes the steps of: supplying a power supply voltage; Generating an internal operation signal / system reset signal after being reset in response to a power-on reset pulse; (a) determining whether the entire system reset has been completed; (b) if the entire system reset has been completed, system reset. Releasing the signal, and (c) if the reset of the entire system has not been completed, maintaining the system reset signal.

이하, 본 발명에 따른 시스템 리셋 제어 장치의 구성에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다. Hereinafter, a configuration of a system reset control apparatus according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명에 따른 시스템 리셋 제어 장치를 설명하기 위한 개략적인 블럭도로서, 전력 온 리셋 펄스 발생부(20), 내부 동작 신호 발생부(24), 카운터부(26), 시스템 리셋 신호 발생부(28)로 구성된다. 2 is a schematic block diagram illustrating a system reset control apparatus according to the present invention, in which a power-on reset pulse generator 20, an internal operation signal generator 24, a counter 26, and a system reset signal are generated. It is composed of a portion 28.

도 2에 도시된 전력 온 리셋 펄스 발생부(20)는 전원이 인가되는 순간 짧은 전력 온 리셋 펄스를 발생시키고, 내부 동작 신호 발생부(24)는 생성된 전력 온 리셋 펄스에 응답하여 리셋된다. 또한, 외부에서 입력 단자IN을 통하여 시스템 클럭 신호(CK)를 입력하여 명령 사이클(instruction cycle) 또는 머신 사이클 (machine cycle)과 같은 시스템이 동작하는데 필요한 내부 동작 신호를 생성한다. 카운터부(26)는 내부 동작 신호 발생부(24)에서 발생된 내부 동작 신호의 발생 횟수를 카운팅하고, 카운팅된 결과에 응답하여 시스템 리셋 신호를 해제시키는 신호를 생성한다. 또한, 시스템 리셋 신호 발생부(28)는 전력 온 리셋 펄스 발생부(20)에서 인가되는 리셋 펄스에 응답하여 시스템 리셋 신호를 생성하고, 생성된 시스템 리셋 신호를 출력 단자 OUT를 통하여 출력하며, 카운터부(26) 로부터 입력되는 리셋 해제 신호에 응답하여 시스템 리셋 신호를 해제한다. The power-on reset pulse generator 20 shown in FIG. 2 generates a short power-on reset pulse at the moment the power is applied, and the internal operation signal generator 24 is reset in response to the generated power-on reset pulse. In addition, the system clock signal CK is input through the input terminal IN from the outside to generate an internal operation signal required for operating a system such as an instruction cycle or a machine cycle. The counter unit 26 counts the number of occurrences of the internal operation signal generated by the internal operation signal generator 24, and generates a signal for releasing the system reset signal in response to the counted result. In addition, the system reset signal generator 28 generates a system reset signal in response to a reset pulse applied from the power-on reset pulse generator 20, outputs the generated system reset signal through an output terminal OUT, and outputs a counter. The system reset signal is released in response to the reset release signal input from the unit 26.

도 3은 도 2에 도시된 시스템 리셋 제어 장치의 전력 온 리셋 펄스 발생부(20)를 설명하기 위한 바람직한 일실시예의 회로도로서, 전원 안정부(220)와 리셋 펄스 발생부(240)로 구성되고, 여기에서 전원 안정부(220)는 전압 전달 수단인 저항(R), 충전 수단인 커패시터(C) 및 제1인버터(225)로 구성되고, 리셋 펄스 발생부(240)는 지연부(242), 제2인버터(244), 노아 게이트(246) 및 제3인버터 (248)로 구성된다. 3 is a circuit diagram of a preferred embodiment for explaining the power-on reset pulse generator 20 of the system reset control apparatus shown in FIG. 2, and includes a power stabilizer 220 and a reset pulse generator 240. Here, the power stabilizer 220 is composed of a resistor (R) as a voltage transmission means, a capacitor (C) as a charging means and the first inverter 225, the reset pulse generator 240 is a delay unit 242 And a second inverter 244, a noah gate 246, and a third inverter 248.

도 3에 도시된 전원 안정부(220)의 저항(R)은 시스템에 인가되는 전원 전압(VDD)을 공급받아 커패시터(C)를 충전시킬 전류를 공급함으로써 전원 전압을 전달하는 기능을 한다. 또한, 저항(R)을 이용하지 않고 트랜지스터를 이용하여 구현하는 것이 가능하다. 즉, 초기에는 로우 레벨을 유지하다가 커패시터(C)가 서서히 충전되어 저항(R)과 커패시터(C)의 시정수에 상응하는 상승 시간을 가진 후 완전히 충전되면, 하이 레벨의 출력을 생성한다. 제1인버터(225)는 히스테리시스 특성을 갖는 인버터로서, 커패시터(C)가 완전히 충전되기 전까지는 하이 레벨을 유지하다가 커패시터(C)가 완전히 충전되면, 충전된 전압을 반전하여 로우 레벨의 신호를 출력한다. 또한, 전원 안정부의 또다른 실시예로서, 인버터 대신에 히스테리시스 특성을 갖는 슈미트트리거(미도시)를 이용하는 경우에는 커패시터(C) 를 전원 전압(VDD)과 슈미트트리거의 입력 사이에 연결하고, 저항(R)을 슈미트트리거의 입력과 기준 전원(GND)사이에 연결함으로써 같은 기능을 수행하는 회로를 구현할 수 있다. 리셋 펄스 발생부(240)의 지연부(242)는 전원 안정부(220) 의 출력을 소정 시간 지연시키고, 지연된 출력을 제2인버터(244)로 인가한다. 제2인버터(244)는 입력된 신호를 반전하여 출력한다. 제2인버터(244) 의 출력과 전원 안정부(220)의 출력은 노아 게이트(246)에서 반전 논리합되고, 반전 논리합된 결과는 제3인버터(248)에 입력되어 전력 온 리셋 펄스(P_RS)로서 생성된다. The resistor R of the power stabilizer 220 shown in FIG. 3 receives a power supply voltage VDD applied to the system and supplies a current to charge the capacitor C to transfer the power supply voltage. In addition, it is possible to implement using a transistor without using the resistor (R). That is, while maintaining the low level initially, the capacitor (C) is slowly charged to have a rise time corresponding to the time constant of the resistor (R) and the capacitor (C) and then fully charged, thereby generating a high level output. The first inverter 225 is an inverter having hysteresis characteristics. The first inverter 225 maintains a high level until the capacitor C is fully charged and then, when the capacitor C is fully charged, inverts the charged voltage to output a low level signal. do. Further, as another embodiment of the power supply stabilizer, when using a Schmitt trigger (not shown) having hysteresis characteristics instead of an inverter, a capacitor C is connected between the power supply voltage VDD and the input of the Schmitt trigger, and a resistor A circuit that performs the same function can be implemented by connecting (R) between the Schmitt trigger's input and the reference power supply (GND). The delay unit 242 of the reset pulse generator 240 delays the output of the power stabilizer 220 by a predetermined time and applies the delayed output to the second inverter 244. The second inverter 244 inverts the input signal and outputs the inverted signal. The output of the second inverter 244 and the output of the power stabilizer 220 are inverted and ORed at the NOR gate 246, and the result of the inverted AND is input to the third inverter 248 to be a power-on reset pulse P_RS. Is generated.

도 4(a)~4(d)는 도 3에 도시된 전력 온 리셋 펄스 발생부(20)의 각 신호를 나타내는 파형도들로서, 도 4(a)는 인가되는 전원 전압(VDD)을 나타내고, 4(b)는 전원 안정부(220)의 출력을 나타내고, 4(c)는 제2인버터(244)의 출력을 나타내고, 4(d)는 제3인버터(248)의 출력 즉, 전력 온 리셋 펄스(P_RS)를 나타낸다. 4A to 4D are waveform diagrams illustrating signals of the power-on reset pulse generator 20 shown in FIG. 3, and FIG. 4A illustrates a power supply voltage VDD to be applied. 4 (b) indicates the output of the power stabilizer 220, 4 (c) indicates the output of the second inverter 244, and 4 (d) indicates the output of the third inverter 248, that is, power-on reset. The pulse P_RS is shown.

이하에서, 본 발명에 따른 시스템 리셋 제어 장치의 동작 및 시스템 리셋 제어 방법에 관하여 첨부된 도면을 참조하여 상세히 설명한다. Hereinafter, an operation of a system reset control device and a system reset control method according to the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따른 시스템 리셋 제어 방법을 설명하기 위한 플로우차트 로서, 시스템에 전원을 공급하고, 전력 온 리셋 펄스를 발생하는 단계 (제52~54단계), 내부 동작 신호 및 시스템 리셋 신호를 생성하는 단계(제56단계), 시스템 전체의 리셋이 완료되었는가를 판단하고, 완료되었으면 시스템 리셋 신호를 해제하는 단계(제58~60단계)로 구성된다. FIG. 5 is a flowchart for explaining a system reset control method according to the present invention, which supplies power to a system and generates a power-on reset pulse (steps 52 to 54), an internal operation signal, and a system reset signal. In step 56 (step 56), it is determined whether the reset of the entire system is completed, and when the step is completed, the system reset signal is released (steps 58 to 60).

도 6은 도 5에 도시된 시스템 리셋 제어 방법 중 시스템 전체의 리셋이 완료되었는가를 판단하는 단계를 설명하기 위한 플로우차트로서, 내부 동작 신호를 카운팅하는 단계(제62단계), 카운팅 횟수가 N(시스템 내부의 메모리 또는 레지스터를 리셋시키는데 요구되는 소정의 내부 동작 신호 갯수)을 초과하면, 시스템 리셋 신호를 해제하고, 초과하지 않았으면 시스템 리셋 신호를 유지하는 단계(제64~68단계)로 구성된다. FIG. 6 is a flowchart for explaining an operation of determining whether a reset of the entire system is completed in the system reset control method shown in FIG. 5, wherein an internal operation signal is counted (step 62), and the counting count is N ( If the predetermined internal operation signal number required to reset the internal memory or register of the system is exceeded, the system reset signal is released, and if not exceeded, the system reset signal is maintained (steps 64 to 68). .

도 4(a)에 도시된 전원 전압(VDD)이 공급되면(제52단계), 전력 온 리셋 펄스 발생부(20)는 인가된 전원 전압(VDD)을 공급받아 저항(R)을 통하여 충전 전류를 공급하고, 커패시터(C)는 저항(R)으로부터 소정의 전류를 공급받아 충전된다. 즉, 커패시터(C)가 RC시정수에 상응하는 상승 시간을 가진 후 완전히 충전되면, 하이 레벨의 신호를 생성한다. 제1인버터(225)는 히스테리시스 특성을 갖는 인버터로서, 충전된 전압을 입력하여 반전시킨다. 즉, 커패시터(C)가 완전히 충전되기 전까지의 전원이 안정되는 시간 동안에는 하이 레벨을 유지하다가 커패시터(C)가 완전히 충전되면, 도 4(b)에 도시된 바와 같이, 로우 레벨로 변화된다. 또한, 상술한 슈미트트리거를 이용하면, 커패시터(C)는 초기에는 전원 전압(VDD)과 단락되어 있는 상태와 같으므로 슈미트트리거의 출력은 하이 레벨을 가지다가 커패시터(C)가 충전되기 시작하여 완전히 충전되고 나면, 제1인버터(225)로 구현하는 경우와 마찬가지로 도 4(b)에 도시된 로우 레벨의 출력 신호가 생성된다. When the power supply voltage VDD shown in FIG. 4A is supplied (operation 52), the power-on reset pulse generator 20 receives the applied power supply voltage VDD and charges current through the resistor R. FIG. The capacitor C is supplied with a predetermined current from the resistor R and charged. That is, when the capacitor C is fully charged after having a rise time corresponding to the RC time constant, it generates a high level signal. The first inverter 225 is an inverter having hysteresis characteristics and inputs and inverts a charged voltage. That is, while the power level is maintained until the capacitor C is fully charged, the high level is maintained, and when the capacitor C is fully charged, the voltage is changed to the low level as shown in FIG. In addition, using the aforementioned Schmitt trigger, the capacitor C is initially in a state of being shorted to the power supply voltage VDD, so the output of the Schmitt trigger has a high level, and the capacitor C starts to be charged completely. After charging, the low level output signal shown in FIG. 4B is generated as in the case of the first inverter 225.

도 3에 도시된 리셋 펄스 발생부(240)의 지연부(242)는 복수 개의 인버터를 직렬로 연결하여 구현할 수 있으며, 도 4(b)에 도시된 제1인버터(225)의 출력을 소정시간 지연시킨다. 지연부(242)에서 소정 시간 지연된 신호는 제2인버터(244) 에서 반전된 신호로서 출력된다. 도 4(c)에 도시된 제2인버터(244)의 출력과, 도 4(b)에 도시된 전원 안정부(220)의 제1인버터(225) 또는 슈미트트리거(미도시)의 출력은 노아 게이트(246)에서 반전 논리합된다. 즉, 제1인버터(225)의 출력에 있어 로우 레벨인 구간과, 제1인버터(225)의 출력을 소정 시간 지연시켜 반전한 제2인버터(244)의 출력이 모두 로우 레벨인 구간에서 하이 레벨의 펄스가 생성되고, 이 하이 레벨의 펄스는 제3인버터(248)에서 반전되어 로우 레벨의 전력 온 리셋 펄스(P_RS)를 생성한다(제54단계). 생성된 전력 온 리셋 펄스(P_RS)는 도 2에 도시된 내부 동작 신호 발생부(24)를 리셋시켜 초기화하고, 리셋된 후 내부 동작 신호를 생성한다. 또한, 전력 온 리셋 펄스(P_RS)는 시스템 리셋 신호 발생부(28)에 인가되어 시스템 리셋 신호(RS)를 생성한다(제58단계). 카운터부(26) 도 마찬가지로 전력 온 리셋 펄스(P_RS)에 응답하여 리셋되고, 내부 동작 신호 발생부(24)에서 발생된 내부 동작 신호를 카운팅한다.The delay unit 242 of the reset pulse generator 240 shown in FIG. 3 may be implemented by connecting a plurality of inverters in series. The output of the first inverter 225 shown in FIG. Delay. The signal delayed by the delay unit 242 for a predetermined time is output as a signal inverted by the second inverter 244. The output of the second inverter 244 shown in FIG. 4 (c) and the output of the first inverter 225 or Schmitt trigger (not shown) of the power stabilizer 220 shown in FIG. 4 (b) are quinoa. Inverted AND is performed at the gate 246. That is, the high level in the period of low level in the output of the first inverter 225, and the output of the second inverter 244, which is inverted by delaying the output of the first inverter 225 by a predetermined time, is high level. Is generated, and the high level pulse is inverted in the third inverter 248 to generate a low level power-on reset pulse P_RS (step 54). The generated power-on reset pulse P_RS is initialized by resetting the internal operation signal generator 24 shown in FIG. 2, and generates an internal operation signal after the reset. In addition, the power-on reset pulse P_RS is applied to the system reset signal generator 28 to generate a system reset signal RS (step 58). The counter unit 26 is similarly reset in response to the power-on reset pulse P_RS and counts the internal operation signal generated by the internal operation signal generator 24.

즉, 내부 동작 신호 발생부(24)는 전력 온 리셋 펄스 발생부(20)에서 출력된 전력 온 리셋 펄스(P_RS)에 응답하여 리셋되고, 시스템 클럭 신호(CK)를 입력하여 시스템이 동작하는데 필요한 내부 신호들 예를 들어, 내부 클럭 신호와 같은 신호들을 생성한다. 내부에 레지스터나 메모리를 갖는 시스템인 경우에 초기에 전원이 인가되면, 레지스터나 메모리를 초기화시키기 위한 디폴트 값을 생성하기 위해 요구되는 내부 클럭 신호등과 같은 내부 동작 신호가 필요하기 때문에, 시스템 리셋 신호(RS)가 생성되어 리셋 상태를 유지하는 동안에도 시스템 리셋 신호와 관계없이 내부 동작 신호 발생부(24)는 계속 동작해야 한다. 그러한 이유로 종래에는 내부 동작 신호 발생부(24)에 리셋 신호를 인가하지 않았으나, 본 발명에서는 전력 온 리셋 펄스(P_RS)를 이용하여 전원이 인가되는 순간에 리셋이 이루어지도록 하여 내부 레지스터나 메모리의 리셋 동작이 이루어지는데 필요한 시스템 클럭 신호를 필요한 횟수만큼 정확히 사용할 수 있게 된다. That is, the internal operation signal generator 24 is reset in response to the power on reset pulse P_RS output from the power on reset pulse generator 20, and inputs the system clock signal CK to operate the system. Internal signals, for example, generate signals such as internal clock signals. In the case of a system having a register or memory internally, when the power is initially applied, an internal operation signal such as an internal clock signal required to generate a default value for initializing the register or memory is required. While the RS) is generated and maintained in the reset state, the internal operation signal generator 24 must continue to operate regardless of the system reset signal. For this reason, the reset signal is not applied to the internal operation signal generator 24 in the related art. However, in the present invention, the reset is performed at the instant of power-up using the power-on reset pulse P_RS to reset the internal register or the memory. The system clock signal needed for operation can be used exactly as many times as necessary.

여기에서, 카운터부(26)는 시스템 내부의 레지스터나 메모리를 리셋시키는데 필요한 내부 동작 신호의 횟수를 카운팅함으로써 시스템 전체의 리셋이 완료되었는지를 판단하는 것이 가능하다(제62단계). 시스템 리셋 신호 발생부(28) 는 RS래치와 같은 래치 구조로 구현될 수 있고, 전력 온 리셋 펄스(P_RS)가 인가되면 시스템 리셋 신호(RS)를 생성하기 시작한다. 즉, 카운터부(26)는 시스템 전체의 리셋이 완료되었는지를 판단하고(제58단계), 시스템 전체의 리셋이 완료되었으면, 시스템 리셋 해제 신호를 발생시켜 시스템 리셋 신호 발생부(28)로 출력함으로써 시스템 리셋 신호를 해제한다(제60단계). 또한, 시스템 전체의 리셋이 아직 완료되지 않고, 리셋을 위해 요구되는 내부 동작 신호를 발생 중이면, 시스템 리셋 신호(RS)를 계속 생성하여 시스템 리셋 상태를 유지한다. 즉, 내부 레지스터나 메모리의 리셋이 이루어지는데 필요한 내부 동작 신호의 갯수를 N이라 설정하고, 카운팅된 값이 N이 되었는가를 판단한다(제64단계). 따라서, 카운팅 값이 N이 되었으면, 제56단계를 진행하여 시스템 리셋 신호를 해제시키는 신호를 발생시킨다(제68단계). 또한, 카운팅 값이 아직 N에 도달하지 않았으면, 시스템의 동작을 위한 내부 동작 신호가 아직 생성되는 중이므로 제60단계를 진행하여 시스템 리셋 상태를 유지한다(제66단계). 결국, 시스템 리셋 신호 발생부(28)는 시스템 내부의 리셋이 필요한 레지스터나 메모리가 리셋되는데 필요한 내부 동작 신호가 모두 발생되면, 카운터부(26)에서 발생된 시스템 리셋 해제 신호에 응답하여 시스템 리셋 신호를 해제하게 된다. Here, the counter unit 26 can determine whether or not the reset of the entire system is completed by counting the number of internal operation signals required to reset the register or memory inside the system (step 62). The system reset signal generator 28 may be implemented with a latch structure such as an RS latch, and when the power on reset pulse P_RS is applied, the system reset signal generator 28 starts to generate the system reset signal RS. That is, the counter 26 determines whether or not the reset of the entire system is completed (step 58). When the reset of the entire system is completed, the counter 26 generates a system reset release signal and outputs it to the system reset signal generator 28. The system reset signal is released (step 60). In addition, if the reset of the entire system is not yet completed and is generating an internal operation signal required for the reset, the system reset signal RS is continuously generated to maintain the system reset state. That is, the number of internal operation signals required for the reset of the internal register or the memory is set to N, and it is determined whether the counted value becomes N (step 64). Accordingly, if the counting value reaches N, the process proceeds to step 56 to generate a signal for releasing the system reset signal (step 68). In addition, if the counting value has not yet reached N, since the internal operation signal for the operation of the system is still being generated, the process proceeds to step 60 to maintain the system reset state (step 66). As a result, the system reset signal generator 28 generates a system reset signal in response to the system reset release signal generated by the counter unit 26 when all of the internal operation signals required to reset the register or the memory that need to be reset in the system are generated. Will be released.

상술한 바와 같이, 본 발명에 따른 시스템 리셋 제어 장치 및 방법은 레지스터나 메모리를 내부에 갖는 IC들 예를 들어, 액정 표시 장치(Lyquid Crystal Device:LCD)드라이버 IC같은 분야에 적용하는 것이 가능하다. As described above, the system reset control apparatus and method according to the present invention can be applied to fields such as ICs having a register or a memory therein, for example, a liquid crystal display (LCD) driver IC.

본 발명에 따르면, 일반적으로 레지스터나 메모리를 내부에 구비하는 시스템에 있어서 전력 온 리셋 펄스로 내부 동작 신호 발생부를 리셋시켜 초기화 상태로 만든 후에 시스템 리셋 신호를 발생시켜 시스템 내부의 레지스터 및 메모리를 초기화시키기 때문에 정확한 시스템 리셋 시간을 얻을 수 있고, 따라서 이러한 시스템을 테스트하는데 요구되는 시간 및 비용을 절감할 수 있다는 효과가 있다. According to the present invention, in general, in a system having a register or a memory therein, an internal operation signal generator is reset by a power-on reset pulse to make an initialization state, and then a system reset signal is generated to initialize a register and a memory in the system. This results in an accurate system reset time, thus reducing the time and cost required to test such a system.

도 1은 종래의 시스템 리셋 제어 장치를 설명하기 위한 개략적인 블럭도이다. 1 is a schematic block diagram illustrating a conventional system reset control device.

도 2는 본 발명에 따른 시스템 리셋 제어 장치를 설명하기 위한 개략적인 블럭도이다. 2 is a schematic block diagram illustrating a system reset control apparatus according to the present invention.

도 3은 도 2에 도시된 시스템 리셋 제어 장치의 전력 온 리셋 펄스 발생부를 설명하기 위한 바람직한 일실시예의 회로도이다. FIG. 3 is a circuit diagram of an exemplary embodiment for describing a power on reset pulse generator of the system reset control apparatus shown in FIG. 2.

도 4는 도 3에 도시된 전력 온 리셋 펄스 발생부의 각 신호를 나타내는 파형도이다. FIG. 4 is a waveform diagram illustrating signals of the power-on reset pulse generator shown in FIG. 3.

도 5는 도 2에 도시된 시스템 리셋 제어 장치에서 수행되는 시스템 리셋 제어 방법을 설명하기 위한 플로우차트이다. FIG. 5 is a flowchart for describing a system reset control method performed by the system reset control apparatus shown in FIG. 2.

도 6은 도 5에 도시된 시스템 리셋 제어 방법에서 시스템 전체의 리셋이 완료되었는지를 판단하는 단계를 설명하기 위한 플로우차트이다. FIG. 6 is a flowchart for explaining an operation of determining whether the entire system reset is completed in the system reset control method shown in FIG. 5.

Claims

Power on reset pulse generating means for generating a power on reset pulse when a power supply voltage is applied;

Internal operating signal generating means, reset in response to the power on reset pulse, to generate predetermined internal operating signals required for the system to operate;

Counting means for counting the internal operation signal and outputting the counted result; And

And a system reset signal generating means for generating a system reset signal in response to the power on reset pulse and releasing / holding the system reset signal in response to the counted result.

The method of claim 1, wherein the power on reset pulse generating means,

A power stabilizer which maintains a constant signal for a predetermined time when the power is stabilized when the power voltage is applied; And

And a reset pulse generator for generating the power-on reset pulse in response to the predetermined signal.

The method of claim 2, wherein the power supply stabilizer,

A power supply voltage transmission means connected to the power supply voltage and receiving the power supply voltage;

Charging means connected between one side of the voltage transfer means and a reference power source and charged with the power supply voltage; And

And a first inverting means for inverting the charged voltage and outputting the inverted signal.

4. The apparatus of claim 3 wherein said power supply voltage transfer means is implemented with a transistor or a resistor.

5. The system reset control apparatus according to claim 4, wherein the first inverting means is an inverter having hysteresis characteristics.

The method of claim 5, wherein the reset pulse generating unit,

Delay means for delaying an output of said first inverting means by a predetermined time;

Second inverting means for inverting and outputting the delayed signal;

Logical combining means for logically combining the output of the first inverting means and the output of the second inverting means, and outputting the logical combined result as a pulse signal; And

And third inverting means for inverting the pulse signal and outputting the inverted pulse signal as the power-on reset pulse.

Supplying a power supply voltage;

When the power supply voltage is supplied, generating a power-on reset pulse by delaying a predetermined time until the power supply voltage is stabilized;

Generating an internal operation signal / system reset signal after being reset in response to the power on reset pulse;

(a) determining whether a reset of the entire system is completed;

(b) if the reset of the entire system is completed, releasing the system reset signal; And

(c) if the reset of the entire system has not been completed, maintaining the system reset signal.

The method of claim 7, wherein the step (a),

Counting the internal operation signal;

Determining whether the internal operation signal exceeds N (the number of internal operation signals required to reset the registers and memories of the entire system), and if exceeding N, proceeding to step (b); And

If the internal operation signal does not exceed N, proceeding to step (c).