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KR970053805A - 반도체 메모리 장치의 파워라인 배치방법 - Google Patents

반도체 메모리 장치의 파워라인 배치방법 Download PDF

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KR970053805A
KR970053805A KR1019950046426A KR19950046426A KR970053805A KR 970053805 A KR970053805 A KR 970053805A KR 1019950046426 A KR1019950046426 A KR 1019950046426A KR 19950046426 A KR19950046426 A KR 19950046426A KR 970053805 A KR970053805 A KR 970053805A
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KR
South Korea
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metal
power line
power
memory device
semiconductor memory
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Ceased
Application number
KR1019950046426A
Other languages
English (en)
Inventor
전준영
박필순
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
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Priority to TW085114784A priority patent/TW334570B/zh
Priority to JP32394696A priority patent/JP3696706B2/ja
Priority to US08/759,567 priority patent/US5748550A/en
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/211—Design considerations for internal polarisation
    • H10D89/213—Design considerations for internal polarisation in field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 반도체 메모리 장치의 파워라인 배치방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 파워라인의 저항을 줄이면서도 상기 파워라인에 슬릿을 만들지 않고도 크랙을 방지하는 반도체 메모리 장치의 파워라인 배치방법을 제공한다.
3. 발명의 해결방법의 요지
본 발명은 칩 외부에서 공급된 파워를 칩 내부로 전달하기 위한 서로 상이한 두가지 이상의 파워라인을 가지는 반도체 메모리 장치의 파워라인 배치방법에 있어서, 상기 파워라인 중 제1파워라인이 제1메탈과 상기 제1메탈 및 제2메탈이 콘택에 의하여 상호 연결되어 배치되는 제1과정과, 상기 파워라인중 제2파워라인이 제1메탈과 상기 제1메탈의 상부로의 제2메탈로 구성되어 상기 제1메탈 및 제2메탈이 콘택 수단에 의하여 상호 연결되어 배치는 제2과정과, 상기 제1파워라인의 제1메탈과제2파워라인의 제1메탈이 서로 인접하여 배치되는 제3과정과, 상기 제1파워라인의 제2메탈과 제2파워라인의 제2메탈이 서로 인접하여 배치되는 제4과정과, 상기 제1파워라인의 제2메탈이 사익 제1파워라인의 제1메탈과 제2파워라인의 제1메탈에 중첩되어 배치되는 제5과정과, 상기 제1 및 제2파워라인의 상기 제1메탈 및 제2메탈에 슬릿이 존재하지 않음을 포함한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.
※ 선택도 : 제2도

Description

반도체 메모리 장치의 파워라인 배치방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 파워라인의 배치도.

Claims (5)

  1. 칩 외부에서 공급된 파워를 칩 내부로 전달하기 위한 서로 상이한 두가지 이상의 파워라인을 가지는 반도체 메모리 장치의 파워라인 배치방법에 있어서, 상기 파워라인중 제1파워라인이 제1메탈과 상기 제1메탈상부로의 제2메탈로 구성되어 상기 제1메탈 및 제2메탈이 콘택에 의하여 상호 연결되어 배치되는 제1과정과, 상기파워라인중 제2파워라인이 제1메탈과 상기 제1메탈의 상부로의 제2메탈로 구성되어 상기 제1메탈 및 제2메탈이 콘택에 의하여 상호 연결되어 배치되는 제2과정과, 상기 제1파워라인의 제1메탈과 제2파워라인의 제1메탈이 서로 인접하여 배치되는 제3과정과, 상기 제1파워라인의 제2메탈과 제2파워라인의 제2메탈이 서로 인접하여 배치되는 제4과정과, 상기 제1파워라인의 제2메탈이 상기 제1파워라인의 제1메탈과 제2파워라인의 제1메탈에중첩되어 배치되는 제5과정과, 상기 제1및 제2파워라인의 상기 제1메탈 및 제2메탈에 슬릿이 존재하지 않음을특징으로 하는 반도체 메모리 장치의 파워라인 배치방법.
  2. 제1항에 있어서, 상기 제1파워라인 및 제2파워라인이 서로 상이함을 특징으로 하는 반도체 메모리 장치의 파워라인 배치방법.
  3. 제1항에 있어서, 상기 제1파워라인 및 제2파워라인이 서로 동일함을 특징으로 하는 반도체 메모리 장치의 파워라인 배치방법.
  4. 제1항에 있어서, 상기 제1파워라인 및 제2파워라인이 상이한 종류로 두가지 이상임을 특징으로 하는 반도체 메모리 장치의 파워라인 배치방법.
  5. 제1항에 있어서, 상기 콘택이 제1메탈과 제2메탈 사이의 비아를 통해 이루어짐을 특징으로 하는 반도체 메모리 장치의 파워라인 배치방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950046426A 1995-12-04 1995-12-04 반도체 메모리 장치의 파워라인 배치방법 Ceased KR970053805A (ko)

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