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KR970023402A - 반도체 메모리 장치의 데이타 고속 전송회로 - Google Patents

반도체 메모리 장치의 데이타 고속 전송회로 Download PDF

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KR970023402A
KR970023402A KR1019950033822A KR19950033822A KR970023402A KR 970023402 A KR970023402 A KR 970023402A KR 1019950033822 A KR1019950033822 A KR 1019950033822A KR 19950033822 A KR19950033822 A KR 19950033822A KR 970023402 A KR970023402 A KR 970023402A
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Abstract

본 발명은 데이타를 입력하는 데이타라인쌍과, 출력노드쌍 및 데이타전송라인쌍을 구비한 반도체 메모리 장치에서 데이타 전송전압을 사용하지 않고 데이타 전송라인의 전압 변동폭을 최소화하여 데이타를 고속으로 목적지까지 전송하는 데이타 전송회로에 관한 것이다. 상기의 데이타 전송회로는 제1 및 제2감지노드와, 상기 데이타전송라인쌍을 제1전원전압으로 프리차아지하고 상기 데이타라인쌍의 신호가 상보적일 때 응답하여 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인중 하나의 데이타전송라인의 임피던스를 가변하는 수단과, 제어전극으로 입력되는 전송펄스에 응답하여 상기 제1 및 제2감지노드의 프리차아지전압을 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인들로 각각 공급하는 레벨검출전압 공급수단과, 상기 출력노드쌍을 각각 제2전원전압의 레벨로 풀업하는 풀업수단과, 상기 출력노드쌍의 제1출력노드와 제2출력노드의 각각에 소오스가 접속되고 각각의 드레인이 제1 및 제2감지노드에 접속되며 각각의 제어전극이 상기 제2출력노드와 제1출력노드에 접속된 모오스 트랜지스터들로 구성되어 상기 제1 및 제2감지노드들이 전압변화를 감지증폭하는 데이타 검출수단을 포함하여 구성된다.

Description

반도체 메모리 장치의 데이타 고속 전송회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 메모리 장치의 데이타 전송 회로도,
제4도는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 데이타 전송 회로도.

Claims (12)

  1. 데이타를 입력하는 데이타라인쌍과, 출력노드쌍 및 데이타전송라인쌍을 구비한 반도체 메모리 장치의 데이타 전송회로에 있어서, 제1 및 제2감지노드와, 상기 데이타전송라인쌍을 제1전원전압으로 프리차아지하고 상기 데이타라인쌍의 신호가 상보적일 때 응답하여 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인중 하나의 데이타전송라인의 임피던스를 가변하는 수단과, 제어전극으로 입력되는 전송펄스에 응답하여 상기 제1 및 제2감지노드의 프리차아지전압을 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인들로 각각 공급하는 레벨검출전압 공급수단과, 상기 출력노드쌍을 각각 제2전원전압의 레벨로 풀업하는 풀업수단과, 상기 출력노드쌍의 제1출력노드와 제2출력노드의 각각에 소오스가 접속되고 각각의 드레인이 제1 및 제2감지노드에 접속되며 각각의 제어전극이 상기 제2출력노드와 제1출력노드에 접속된 모오스 트랜지스터들로 구성되어 상기 제1 및 제2감지노드들이 전압변화를 감지증폭하는 데이타 검출수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
  2. 제1항에 있어서, 상기 임피던스 가변수단은 소오스가 제1전원전압에 공통으로 접속되며, 드레인이 상기 제1 및 제2데이타전송라인에 각각 접속되고, 각각의 제어전극이 상기 데이타라인쌍의 제1데이타라인 및 제2데이타라인에 각각 접속된 두개의 엔모오스 트랜지스터를 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송회로.
  3. 제1항에 있어서, 상기 레벨검출전압 공급수단은 상기 제1데이타전송라인과 제2데이타전송라인의 타측들과 상기 제1감지노드 및 제2감지노드들의 사이에 소오스-드레인간의 채널이 각각 접속되며 제어전극으로 입력되는 전송펄스의 활성화에 응답하여 상기 두 감지노드의 전압을 상기 데이타전송라인쌍으로 각각 공급하는 엔모오스 트랜지스터들로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송회로.
  4. 제3항에 있어서, 상기 풀업수단은 제2전원전압과 상기 제1출력노드 및 제2출력노드들의 사이에 다이오드 접속된 피모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 제1전원전압은 접지전압이며, 상기 제2전원전압은 동작전원전압임을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
  6. 데이타를 입력하는 데이타라인쌍과, 출력노드쌍 및 데이타전송라인쌍을 구비한 반도체 메모리 장치의 데이타 전송회로에 있어서, 제1 및 제2감지노드와, 제어펄스의 입력에 응답하여 상기 데이타전송라인쌍의 제1데이타전송라인과 제2데이타전송라인을 제1전원전압으로 프리차아지하는 프리차아지수단과, 상기 데이타라인쌍의 신호가 상보적일 때 응답하여 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인중 하나의 데이타전송라인의 임피던스를 가변하는 수단과, 제어전극으로 입력되는 전송펄스에 응답하여 상기 제1 및 제2감지노드의 프리차아지전압을 상기 데이타전송라인쌍의 제1 및 제2데이타전송라인들로 각각 공급하는 레벨검출전압 공급수단과, 상기 출력노드쌍을 각각 제2전원전압의 레벨로 풀업하는 풀업수단과, 상기 출력노드쌍의 제1출력노드와 제2출력노드의 각각에 소오스가 접속되고 각각의 드레인이 제1 및 제2감지노드에 접속되며 각각의 제어전극이 상기 제2출력노드와 제1출력노드에 접속된 모오스 트랜지스터들로 구성되어 상기 제1 및 제2감지노드들이 전압변화를 감지증폭하는 데이타 검출수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
  7. 제6항에 있어서, 상기 임피던스 가변수단은 소오스가 제1전원전압에 공통으로 접속되며, 드레인이 상기 제1 및 제2데이타전송라인에 각각 접속되고, 각각의 제어전극이 상기 데이타라인쌍의 제1데이타라인 및 제2데이타라인에 각각 접속된 두개의 엔모오스 트랜지스터를 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송회로.
  8. 제6항 또는 제7항에 있어서, 상기 전송펄스는 상기 제어펄스가 비활성화 상태로 천이될 때 활성화의 상태로 천이되는 펄스임을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
  9. 제8항에 있어서, 상기 프리차아지수단은, 소오스가 제1전원전압에 공통으로 접속되며, 각각의 드레인이 상기 제1 및 제2데이타전송라인의 타측에 접속되고 각각의 제어전극이 상기 제어펄스에 접속된 두개의 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
  10. 제8항에 있어서, 상기 레벨검출전압 공급수단은 상기 제1데이타전송라인과 제2데이타전송라인의 타측들과 상기 제1감지노드 및 제2감지노드들의 사이에 소오스-드레인간의 채널이 각각 접속되며 제어전극으로 입력되는 전송펄스의 활성화에 응답하여 상기 두 감지노드의 전압을 상기 데이타전송라인쌍으로 각각 공급하는 엔모오스 트랜지스터들로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 전송회로.
  11. 제8항에 있어서, 상기 풀업수단은 제2전원전압과 상기 제1출력노드 및 제2출력노드들의 사이에 다이오드 접속된 피모오스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
  12. 제6항 내지 제8항 중 어느 하나의 항에 있어서, 상기 제1전원전압은 접지전압이며, 상기 제2전원전압은 동작전원전압임을 특징으로 하는 반도체 메모리 장치의 데이타 전송 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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