KR970018899A

KR970018899A - 전원 순서 독립 정전 방전 보호 회로

Info

Publication number: KR970018899A
Application number: KR1019960032595A
Authority: KR
Inventors: 스티븐 호워드 볼드만
Original assignee: 제프리 엘. 포맨; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1995-09-06
Filing date: 1996-08-05
Publication date: 1997-04-30
Anticipated expiration: 2016-08-05
Also published as: JP3309051B2; KR100237992B1; JPH09121453A

Abstract

복수의 전원 레일을 갖는 IC칩에서 ESD 보호 회로가 구비된다. ESD보호 회로는 접지와 전원 레일들 사이 및 전원 레일들 각자의 사이에 발생되는 ESD 임펄스로부터 전원 레일들을 보호한다. ESD 보호 회로는 전원 순서 독립적(power sequence independent) 이어서 IC칩의 여러가지 전원 레일에 인가되고 또 그로부터 제거되는 전원의 순서화에 대한 제한들을 없앨 수가 있다. 방전 회로는 ESD 임펄스가 이방전 회로를 통과하나 전원 순서화 동작 중에는 전원 전류가 이 방전 회로를 통과하지 못하게끔 바이어싱 장치(biasing device)에 의해 제어된다.

Description

전원 순서 독립 정전 방전 보호 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

도3은 본 발명의 제1실시예에 따른 전원 순서 독립 ESD 보호 회로의 블럭도.

도4는 도3의 ESD 보로 회로의 일례에 대한 계통도.

도5는 본 발명의 제2실시예에 따른 전원 순서 독립 ESD 보호 회로의 블럭도.

도6은 도5의 ESD 보호 회로의 일례에 대한 계통도.

도9는 본 발명의 일실시예에 따른 전원 순서 독립 레일간 ESD 보호 회로의 구성도.

Claims

제1전원 레일과 제2전원 레일을 구비한 복수 전원 환경에서 ESD("정전 방전") 임펄스에 대해 보호 하기 위한 반도체 구조물에 있어서, 상기 제1 전원 레일과 상기 제2 전원 레일 사이에 접속된 레일간 ESD 보호 회로를 구비하되, 상기 레일간 ESD 보호 회로는 상기 제1전원 레일과 상기 제2 전원 레일의 전원 순서화(power sequencing)에 상관없이 상기 레일간 ESD 보호 회로를 통해 상기 제1전원 레일과 상기 제2전원 레일 사이의 전원 전류 흐름을 방지하게끔 전원 순서 독립적(power sequence independent)인 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제1항에 있어서, 상기 레일간 ESD 보호 회로가 소오스, 드레인, 게이트, 및 웰을 구비한 제1 FET를 포함하되, 상기 소오스는 상기 제1전원 레일에 접속되고, 상기 게이트는 상기 제2전원 레일에 접속되고, 상기 드레인과 상기 웰은 전원 순서 독립적인 상기 레일간 ESD 보호 회로를 용이하게 하도록 공통접속된 것을 특징으로 하는 ESD임펄스 보호용 반도체 구조물.
제2항에 있어서, 상기 레일간 ESD 보호 회로가 웰, 제1전류 전달 단자, 및 제2전류 전달 단지를 구비한 트랜지스터를 더 포함하되, 상기 제1전원 레일과 상기 제2전원 레일 사이의 ESD 임펄스를 방전시키고 또한 전원 순서 독립적인 상기 레일간 ESD 보호 회로를 용이하게 하도록 상기 웰은 상기 제1 FET의 상기 공통접속된 드레인과 웰에 접속되고, 상기 제1 전류 전달 단자는 상기 제1전원 레일에 접속되고, 상기 제2전류 전달단자는 상기 제2전원 레일에 접속된 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제1항에 있어서, 접지; 및 상기 제1 전원 레일과 상기 접지 사이에 설치된 전원 클램프 ESD 보호 회로를 더 포함하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제4항에 있어서, 상기 전원 클램프 ESD 보호 회로는 제어가능한 방전 회로와 ESD 감지 회로를 포함하되, 상기 제어 가능한 방전 회로와 상기 ESD 감지 회로는 상기 제1전원 레일과 상기 접지 사이에 접속되고, 상기 제어가 능한 방전회로는 상기 ESD 감지 회로에 접속된 제어 입력부를 구비하고, 상기 ESD 감지 회로는 상기 제1전원 레일상에서 ESD 임펄스가 검출될 때에는 상기제어가능한 방전 회로의 동작을 용이하게 하고, 상기 제1전원 레일의 전원 업(power-up) 동안에는 상기 제어가능한 방전회로의 동작 차단을 용이하게 하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제5항에 있어서, 상기 레일간 ESD 보호 회로와 상기 전원 클램프 ESD 보호 회로의 상기 제어가능한 방전 회로 및 상기 ESD 감지 회로 각각들 사이에 개재되어 상기 레일간 ESD 보호 회로를 바이어스시켜 상기 전원 클램프 ESD 보호 회로의 ESD 소산을 향상시키는 제어 접속부를 더 포함하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제6항에 있어서, 상기 제어가능한 방전 회로는 전류 전달 단자들, 게이트 및 웰을 구비한 제2 FET를 포함하고, 상기 전류 전달 단자는 상기 제1 전원 레일과 상기 접지 사이에 접속되고, 상기 게이트는 상기 제어 입력부를 통해 상기 제1 ESD 감지회로에 접속되어 이 회로로부터 작동 신호를 수신하고, 상기 웰은 상기 제어 접속부에 접속된 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제6항에 있어서, 상기 ESD 감지 회로는 제1전류 전달 단자, 제2전류 전달 단자, 게이트, 및 웰을 구비한 제3FET를 포함하고, 상기 제1 전류 전달 단자는 상기 제1 전원 레일에 접속되고, 상기 제2 전류 전달 단자는 상기 접지에는 용량성으로 결합되며 상기 제어가능한 방전회로의 상기 제어 입력부에는 직접 결합되고, 상기 게이트는 상기 접지에 결합되고, 상기 웰은 상기 제어 접속부에 접속되어서, 상기 용량성 결합이 상기 제1 전원 레일에 가해진 ESD 임펄스를 포함하는 고주파 신호에 응답하여 상기 제어가능한 방전회로의 상기 작동을 용이하게 하고 상기 제1전원 레일의 전원 업(power-up)동안에는 상기 제어가능한 방전회로의 동작 차단을 용이하게 하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제8항에 있어서, 상기 전원 클램프 ESD 보호 회로의 상기 용량성 결합은 커패시터와 반도체 접합 중 어느 하나를 포함하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제6항에 있어서, 상기 전원 클램프 ESD 보호 회로는 제1전원 클램프 ESD 보호 회로를 포함하되, 상기 반도체 구조물은 상기 제2전원 레일과 상기 접지 사이에 접속된 제2 전원 클램프 ESD 보호 회로를 더 포함하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제10항에 있어서, 상기 제어가능한 방전 회로는 제1제어가능한 방전 회로를 포함하고, 상기 ESD 감지 회로는 제1 ESD 감지 회로를 포함하며, 상기제2 전원 클램프 ESD 보호 회로는 제2 제어가능한 방전 회로와 제2 ESD 감지 회로를 포함하되, 상기 제2 제어가능한 방전 회로와 상기 제2 ESD 감지 회로는 상기 제2 전원 레일과 상기 접지 사이에 접속되고, 상기 제2 제어가능한 방전 회로는 상기 제2 ESD 감지회로에 접속된 제어 입력부를 구비하고, 상기 제2 ESD감지 회로는 상기 제2 전원 레일 상에서 ESD임펄스가 검출될 때에는 상기 제2 제어가능한 방전 회로의 작동을 용이하게 하고 상기 제2 전원 레일의 전원 업 동안에는 상기 제2 제어가능한 방전 회로의 동작 차단을 용이하게 하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제11항에 있어서, 상기 제2 제어가능한 방전 회로는 전류 전달 단자들과 게이트를 구비한 제4 FET를 포함하며, 상기 전류 전달 단자들은 상기 제2 전원 레일과 상기 접지 사이에 접속되고, 상기 게이트는 상기 제2 ESD 감지 회로에 접속되어 이 회로로부터 동작 신호를 수신하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제11항에 있어서, 상기 제2 ESD 감지 회로는 제1전류 전달 단자, 제2전류 전달단자, 게이트, 및 웰을 포함하는 제5 FET를 포함하고, 상기 제1전류 전달 단자는 상기 제2전원 레일에 접속되고, 상기 제2전류 전달 단자는 상기 접지에는 용량성으로 결합되고 상기 제2 제어가능한 방전 회로의 상기 게이트에는 직접 결합되고, 상기 제5 FET의 상기 게이트는 상기 접지에 결합되며, 상기 용량성 결합은 상기 제2 전원 레일 상에 가해지는 ESD 임펄스를 포함하는 고주파신호에 응답하여 상기 제2 제어가능한 방전 회로의 상기 동작을 용이하게 하고 상기 제2 전원 레일의 전원 업 동안에는 상기 제2 제어가능한 방전 회로의 동작 차단을 용이하게 하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제13항에 있어서, 상기 제2 ESD 감지 회로의 상기 용량성 결합은 커패시터와 반도체 접합 중 어느 하나를 포함하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.
제1항에 있어서, 상기 제1전원 레일은 제1동작 전압을 포함하고, 상기 제2전원 레일은 제2동작 전압을 포함하며, 상기 제1동작 전압은 상기 제2동작 전압 보다 더 큰 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.