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KR970018706A - 반도체 장치의 구조 및 제조방법 - Google Patents

반도체 장치의 구조 및 제조방법 Download PDF

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Publication number
KR970018706A
KR970018706A KR1019950032475A KR19950032475A KR970018706A KR 970018706 A KR970018706 A KR 970018706A KR 1019950032475 A KR1019950032475 A KR 1019950032475A KR 19950032475 A KR19950032475 A KR 19950032475A KR 970018706 A KR970018706 A KR 970018706A
Authority
KR
South Korea
Prior art keywords
gate
insulating film
substrate
low concentration
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1019950032475A
Other languages
English (en)
Inventor
박성희
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019950032475A priority Critical patent/KR970018706A/ko
Publication of KR970018706A publication Critical patent/KR970018706A/ko
Withdrawn legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/601Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • HELECTRICITY
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    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET

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  • Engineering & Computer Science (AREA)
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  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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Abstract

본 발명은 반도체 장치에 관한 것으로, 상세하게는 반도체 트랜지스터의 LDD(Lightly Doped Drain) 구조를 개선하여 소자의 집적도 향상에 적당하도록 한 모스펫(MOSFET)의 구조 및 제조방법에 관한 것이다. 이와같은 본 발명의 반도체 장치의 구조 및 제조방법은 게이트 절연막을 게이트 측면에까지 형성하고 게이트 양측면에 저농도 불순물 영역을 형성하여 게이트 크기를 줄여 집적도를 향상시킨 것이다.

Description

반도체 장치의 구조 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (c)-(e)는 본 발명의 LDD트랜지스터의 공정 단면도.

Claims (4)

  1. 기판상에 형성되는 게이트; 상기 게이트와 기판 사이 및 게이트 양측벽에 걸쳐 형성되는 게이트 절연막; 상기 게이트 절연막의 측벽과 상기 게이트 절연막 양측의 기판 표면에 걸쳐 형성되는 저농도 n형 불순물 영역들; 상기 게이트 및 저농도 n형 불순물 영역들 측면에 형성되는 측벽 절연막들; 그리고 상기 측벽 절연막들 일측의 기판에 형성되는 고농도 n형 불순물 영역들을 포함하여 구성됨을 특징으로 하는 반도체 장치의 구조.
  2. 제1 도전형 반도체 기판을 준비하는 단계와; 게이트가 형성될 영역의 상기 반도체기판에 트렌치를 형성하는 단계와; 상기 반도체기판의 트렌치 영역에 게이트 절연막, 게이트 및 캡 게이트 절연막을 형성하는 단계와; 상기 게이트 양측 기판에 저농도 제2 도전형 불순물 영역을 형성하는 단계와; 상기 게이트 측면에 제1측벽 절연막을 형성하여 저농도 제2 도전형 불순물 영역이 게이트 측면과 표면에 남도록 상기 반도체기판을 소정 깊이로 에치하는 단계와; 상기 제1 측벽 절연막 및 저농도 제2도전형 불순물 영역의 측면에 제2측벽 절연막을 형성하고 노출된 반도체기판에 고농도 제2도전형 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 저농도 제2도전형 불순물 영역의 형성은 트렌치 바닥 이하의 깊이로 형성함을 특징으로 하는 반도체 장치의 제조방법.
  4. 제2항에 있어서, 제1측벽 절연막 형성후 수행되는 기판의 에칭은 트렌치의 바닥면의 높이까지 행하여지는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19950928

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid