KR930017207A - Mosfet 제조방법 - Google Patents
Mosfet 제조방법 Download PDFInfo
- Publication number
- KR930017207A KR930017207A KR1019920000479A KR920000479A KR930017207A KR 930017207 A KR930017207 A KR 930017207A KR 1019920000479 A KR1019920000479 A KR 1019920000479A KR 920000479 A KR920000479 A KR 920000479A KR 930017207 A KR930017207 A KR 930017207A
- Authority
- KR
- South Korea
- Prior art keywords
- source region
- region
- drain
- silicon substrate
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract 4
- 229910052710 silicon Inorganic materials 0.000 claims abstract 4
- 239000010703 silicon Substances 0.000 claims abstract 4
- 238000005468 ion implantation Methods 0.000 claims abstract 2
- 238000005530 etching Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
Landscapes
- Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Engineering & Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명에 따르면 MOSFET 제조공정에서 드레인 및 소오스영역이 형성될 실리콘 기판을 식각시킨 후에 이온주입을 실시하여 드레인 및 소오스영역을 형성시켰기 때문에 채널이 기판표면보다 아래에 형성되어 핫 케리어 효과를 예방한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 MOSFET제조 공정 단면도
Claims (1)
- 제1도전형을 갖는 실리콘 기판위에 필드영역과 액티브영역을 한정한 후 상기 액티브영역의 소정부분에 게이트와 캡게이트 절연막을 형성하는 공정과, 게이트와 필드영역사이의 액티브영역의 상기 실리콘 기판을 소정깊이까지 식각한 후 상기 식각된 실리콘 기판내에 제1도전형과 반대되는 극성을 갖는 저농도의 제2도전형을 갖는 이온주입을 실시하여 저농도의 드레인 및 소오스영역을 형성시키는 공정과, 상기 게이트의 양측에 측벽을 형성시킨 후 상기 고농도의 드레인 및 소오스영역내에 고농도의 제2도전형을 갖는 이온주입을 실시하여 고농도의 드레인 및 소오스영역을 형성시키는 공정을 순차적으로 실시함을 특징으로 하는 MOSFET 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920000479A KR930017207A (ko) | 1992-01-15 | 1992-01-15 | Mosfet 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920000479A KR930017207A (ko) | 1992-01-15 | 1992-01-15 | Mosfet 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR930017207A true KR930017207A (ko) | 1993-08-30 |
Family
ID=65515315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920000479A KR930017207A (ko) | 1992-01-15 | 1992-01-15 | Mosfet 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930017207A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504546B1 (ko) * | 2000-07-24 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1992
- 1992-01-15 KR KR1019920000479A patent/KR930017207A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504546B1 (ko) * | 2000-07-24 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940027104A (ko) | 트랜지스터 제조방법 | |
| KR960036041A (ko) | 고내압 트랜지스터 및 그 제조방법 | |
| KR870000763A (ko) | 반도체 장치 및 그 제조방법 | |
| KR970063780A (ko) | 트랜지스터 제조방법 | |
| KR930017207A (ko) | Mosfet 제조방법 | |
| KR970054438A (ko) | 경사진 게이트 산화막을 갖는 전력용 모스 소자 및 그 제조 방법 | |
| KR970003685A (ko) | 모스 전계 효과 트랜지스터의 제조 방법 | |
| KR940016927A (ko) | 트렌치(Trench) 구조를 이용한 수직 채널을 갖는 모스트랜지스터(MOS-FET) 제조방법 | |
| KR950021269A (ko) | 반도체 소자의 소오스/드레인 형성 방법 | |
| KR960026450A (ko) | 반도체 소자의 mosfet 제조 방법 | |
| KR950004612A (ko) | 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법 | |
| KR950025929A (ko) | 트랜지스터 제조방법 | |
| KR960009192A (ko) | 디램셀의 제조방법 | |
| KR940003095A (ko) | Mosfet 구조 및 제조방법 | |
| KR940022829A (ko) | 모스(mos) 트랜지스터 제조방법 | |
| KR960019790A (ko) | 박막 트랜지스터의 구조 및 제조방법 | |
| KR920007098A (ko) | 절연게이트형 전계효과 트랜지스터의 제조방법 | |
| KR970018706A (ko) | 반도체 장치의 구조 및 제조방법 | |
| KR930005243A (ko) | 얕은 접합을 이용한 트랜지스터의 구조 및 제조방법 | |
| KR970054256A (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR930009126A (ko) | Ldd형 mos 트랜지스터 제조방법 | |
| KR930018687A (ko) | 반도체 소자 제조방법 | |
| KR940010382A (ko) | 트랜지스터 제조방법 | |
| KR930001478A (ko) | 모스패트의 구조 및 제조 방법 | |
| KR950012645A (ko) | 반도체 장치의 박막 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19920115 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19970110 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19920115 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19990607 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 19990817 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 19990607 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |