[go: up one dir, main page]

KR960706126A - 고장방지 큐 시스템(a fault tolerant queue system) - Google Patents

고장방지 큐 시스템(a fault tolerant queue system)

Info

Publication number
KR960706126A
KR960706126A KR1019960702770A KR19960702770A KR960706126A KR 960706126 A KR960706126 A KR 960706126A KR 1019960702770 A KR1019960702770 A KR 1019960702770A KR 19960702770 A KR19960702770 A KR 19960702770A KR 960706126 A KR960706126 A KR 960706126A
Authority
KR
South Korea
Prior art keywords
pointer
pointers
list
test
buffer memory
Prior art date
Application number
KR1019960702770A
Other languages
English (en)
Other versions
KR100301719B1 (ko
Inventor
렌나르트 하울린 토드
Original Assignee
에르링 블롬메 · 클라스 노린
텔레폰악티에볼라겟 엘엠 에릭슨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에르링 블롬메 · 클라스 노린, 텔레폰악티에볼라겟 엘엠 에릭슨 filed Critical 에르링 블롬메 · 클라스 노린
Publication of KR960706126A publication Critical patent/KR960706126A/ko
Application granted granted Critical
Publication of KR100301719B1 publication Critical patent/KR100301719B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/74Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0223User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023Free address space management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Retry When Errors Occur (AREA)
  • Hardware Redundancy (AREA)

Abstract

본 발명은 스위치로부터 하나 또는 그 이상의 출력포트에 대한 공통 버퍼 메모리(32)로 패킷 스위치내 데이타를 버퍼링 시키기 위한 고장방지 큐 시스템에 관한 것으로서, 상기 시스템은 버퍼 메모리내에 저장위치를 식별하는 다수의 포인터를 사용한다. 동일 포인터의 다중 카피는 각 포인터의 시스템내에 포함된 카피의 수가 기록되는 다중 포인터 리스트(56)를 사용하여 제어된 방식으로 조절된다. 유지보수기능(52)은 포인터의 카피의 수가 다중 포인터 리스트(56) 내에 기록된 값과 일치하는가를 체크한다. 유지보수기능(52)은 한번에 하나씩 모든 포인터와 종속 버퍼위치를 주기적으로 체크한다. 이는 큐 시스템에 포인터의 각 카피가 비워지기 전까지 포인터가 동작정지되는 동안 큐에 포인터를 큐잉하기 위해 출력 큐 리스트(44)로부터 유휴 리스트(38)로 복귀되는 포인터의 흐름으로부터 포인터를 필터링함으로서 개시절차 다음에 수행된다. 그후 포인터의 복귀된 카피의 수가 다중 포인터 리스트(56) 내 값과 비교된다. 따라서 유지보수기능은 주기적 제어를 수행하기 위해 하나 또는 그 이상은 동작 모드에 따라 작동될 수 있다.

Description

고장방지 큐 시스템(A FAULT TOLERANT QUEUE SYSTEM)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 특징에 따른 큐 시스템을 개략적으로 나타낸 도면, 제2도는 본 발명의 다른 특징이 사용된 패킷 스위치를 실시예를 부분적으로 블럭도 나타낸 도면, 제3도는 제2도에 따른 패킷 스위치내 어드레스 포인터와 버퍼 메모리 포인터를 테스팅하기 위한 유지보수기능에 포함된 주동작모드의 흐름도.

Claims (33)

  1. 어드레스의 온라인 유지된 유휴 리스트(6)에서 메모리내 자유저장위치로 기록 동작(4)을 수행하기 위한 메모리(2) 내 저장위치의 선택 및 메모리에 앞서 저장된 데이타를 수집하기 위한 (8) 어드레스의 계산을 위한 큐 시스템에 있어서, 저장위치들은 시스템의 작동동안 유휴 싸이클에서 각 저장위치에 주기적으로 수행되는 테스팅 절차(16)에 노출되고, 또한 테스팅의 결과는 유휴 리스트(6)의 유지보수를 위해 사용되되 테스트를 위해 선택된 어드레스는 시스템에 의해 제어될때 시스템 사용으로부터 해제되는 것이 특징인 큐 시스템.
  2. 제1항에 있어서, 저장위치의 테스트(34)는 시스템에 의한 사용으로부터 해제될때까지 대기한 후 수행되고, 시스템 사용으로 복귀는 저장위치가 테스트를 결딜때만 수행되는 것이 특징인 시스템.
  3. 제1항에 있어서, 저장위치에 대한 어드레스는 테스트될 저장위치의 내용을 에러없는 자유저장위치에 카피함으로서 해제되고, 그후 어드레스 계산은 사용을 위해 새로운 저장위치에 의해 리디렉트되고, 마지막으로 테스트된 저장위치는 테스트를 견딜때만 시스템 사용으로 복귀되는 것이 특징인 시스템.
  4. 제1항에 있어서, 테스트를 견지지 못한 저장위치들은 문제의 저장위치를 포함하는 모든 메모리 블럭이 시스템에서 사용으로부터 해제될때에 재테스트되는 것이 특징인 시스템.
  5. 제1항에 있어서, 결정된 저장위치의 테스팅을 수행하기 위한 메모리 테스팅 논리는 계수가 교정가능한 에러를 가진 저장위치의 수만큼 수행되는 동안 어드레스가 테스팅 논리에 제어된 오프라인 테스트에서 테스트 되고 또한 현재하는 교정불가능한 에러가 지시되는 제1작동모드와 또한 메모리 테스팅 논리가 테스트되는 메모리 위치에 대한 데이타만 체크하고 또한 다른 저장위치들이 정상 작동동안 시스템에 의해 제어된 어드레스로서 데이타와 작동되게 되는 동안 제2모드 온라인에서 작동됨을 특징으로 하는 시스템.
  6. 스위치로부터 하나 또는 그 이상의 출력포트에 대한 공통 버퍼 메모리(32)로 패킷 스위치에 데이타를 버퍼링하기 위한 큐 시스템으로서 시스템은 버퍼 메모리내 저장위치를 식별하는 다수의 포인터를 사용하고, 포인터들은 지시된 버퍼 위치내에서 데이타와 함께 수행되는 동작을 나타내기 위해 상이한 논리 리스트(38,44,56, 62)사이를 이동하는 큐 시스템에 있어서, 시스템이 버퍼 메모리(32)내 각 유효패킷위치에 대한 하나만의 포인터를 포함하도록 지속적으로 보장하는 유지보수기능(52)이 특징인 큐 시스템.
  7. 스위치로부터 하나 또는 그 이상의 출력포트에 대한 공통 버퍼 메모리(32)로 패킷 스위치에 데이타를 버퍼링하기 위한 큐 시스템으로서 이 시스템은 버퍼 메모리내 저장위치를 식별하는 다수의 포인터를 사용하고, 포인터들은 지시된 버퍼 위치내에서 데이타와 함께 수행되는 동작을 나타내기 위해 상이한 논리 리스트(38,44,56, 62) 사이를 이동하는 큐 시스템에 있어서, 동일 포인터의 카피들이 각 포인터들의 시스템내에 포함된 카피의 숫자가 기록된 다중 포인터 리스트 사용으로 제어된 방식으로 조정되고, 또한 유지보수기능(52)은 포인터의 카피숫자가 각 포인터에 대한 다중 포인터 리스트(56)내에 기록된 값과 일치 하는가를 체크하는 것이 특징인 큐 시스템.
  8. 제7항에 있어서, 다중 포인터 리스트(56) 외에 각 포인터 카테고리에 대한 다음의 논리 리스트; 유효 포인터에 대한 유휴 리스트(38), 출력포트에 대한 큐에서 큐된 포인터에 대한 출력 큐 리스트(44) 및 블럭된 포인터에 대한 블럭킹 리스트(62)가 사용되는 것이 특징인 시스템.
  9. 제8항에 있어서, 포인터가 큐 시스템에 문제의 포인터의 각 카피가 비워지기 전까지 출력 큐 리스트(44)로부터 유휴 리스트(38)로 복귀되는 포인터의 흐름으로부터 포인터를 필터링함으로써 작동이 중지되는 동안 개시절차에 후속하는 모든 포인터 및 종속 버퍼위치들을 한번에 하나씩 주기적으로 유기보수기능(52)이 체크하고, 그후 포인터의 복귀된 카피의 숫자가 다중 포인터 리스트(56) 내 값과 비교되는 것이 특징인 시스템.
  10. 제9항에 있어서, 유지보수기능은 개시절차후 개시절차의 결과로 발견된 포인터의 결정된 제한된 숫자보다 많은 포인터, 문제의 포인터에 대한 다중 포인터 리스트내 값과 일치하지 않는 포인터의 카피의 각 숫자, 또는 외부신호에 의해 활성화되는 제1동작모드를 가지고 포인터를 유휴 리스트(38)로 복귀시키고, 다중 포인터 리스트(56) 내 값을 다중 카피없음에 리세트시키고 또한 블럭킹 리스트(62)에 포인터의 블럭킹이 없음을 나타내는 것이 특징인 시스템.
  11. 제6항 내지 제9항에 있어서, 유지보수기능은 개시절차후 개시절차의 결과로 손실 또는 다중 포인터의 결정된 제한수 보다 많은 수가 발견되었다는 사실, 또는 외부신호에 의해 활성화되는 제1모드를 가지고 각 포인터의 카피를 유휴 리스트(38)로 복귀시키고, 그리고 블러킹 리스트(62)에 포인터의 블럭킹이 없음을 나타내는 것이 특징인 시스템.
  12. 제10항 내지 제11항에 있어서, 유지보수기능(52)은 단지 하나만은 다른 동작모드를 가지는 것이 특징인 시스템.
  13. 제12항에 있어서, 유지보수기능은 모든 포인터를 통과한 제1유지보수모드에 의해 활성화되는 제2동작모드를 가지고, 그 때문에 개시절차가 한번에 하나씩 각 포인터에 다수 수행되고 또한 버퍼 메모리 테스트가 문제의 포인터에 의해 식별된 블럭되지 않은 메모리 위치에 낮은 우선순위로 큐되는 반면 다른 모든 블럭되지 않은 위치들은 테스트 동안 시스템 데이타로 실행되며, 또한 버퍼 메모리 테스트가 정확한 결과를 제공한다면 메모리 테스트의 결과는 포인터를 유휴 리스트(38)로 복귀시키기 위해 사용되지만 버퍼 메모리 테스트가 포인터에 의해 규정된 영역의 고장을 지시한다면 시스템에서 사용으로부터 블럭되고, 블럭된 포인터들은 큐에 유지되는 각 테스팅 데이타 동작에 의해 조절된 첫번째와 동일한 형태의 제2버퍼 메모리 테스트에 노출되는 한 시스템 데이타는 블럭된 포인터에 의해 식별된 위치들을 포함하는 버퍼 메모리 세그먼트내 어디에라도 저장되고, 제2테스트의 결과의 테스트가 정확한 결과를 제공한다면 포인터를 유휴 리스트(38)로 복귀시키기 위해 사용되는 반면 블럭된 포인터들은 제2제한수를 초과하는 연속적인 테스트의 수가 수행된 후 유휴 리스트로 먼저 복귀되는 것이 특징인 시스템.
  14. 제8항 또는 제9항에 있어서, 유지보수기능(52)은 다수의 상이한 동작모드를 가지는 것이 특징인 시스템.
  15. 제11항에 있어서, 유지보수기능(52)은 모든 포인터들을 통과한 제1모드에 의해 활성화되는 제2동작모드를 가져 그 때문에 개시절차가 포인터에 수행되고, 간단한 기록 및 판독 테스트가 그의 카피숫자가 다중 포인터 리스트내 값과 일치하지 않는 포인터에 의해 식별된 버퍼 메모리 위치에 실행처리를 위해 큐되고, 기록 및 판독 시스템의 결과는 테스트가 정확한 결과를 제공한다면 문제의 포인터를 유휴 리스트로 복귀시키기 위해 사용되지만 테스트가 문제의 포인터에 의해 식별된 영역내에 고장을 지시한다면 시스템에서 포인터를 사용으로부터 블럭킹 시키는 것이 특징인 시스템.
  16. 제15항에 있어서, 유지보수기능은 모든 포인터들을 통과한 제2모드에 의해 활성화되는 제3동작모드를 가져 그 때문에 개시절차를 블럭되지 않은 포인터에 다시 한번 실행되고, 제2동작모드에서 간단한 기록 및 판독 테스트에 의해 검출되지 않은 고장의 형태를 검출하기 위한 버퍼 메모리 테스트가 개시된 포인터에 의해 식별된 버퍼 메모리 위치에 실행처리를 위해 되되 메모리 위치들은 테스팅 데이타로 실행되는 반면, 블럭되지 않은 다른 모든 버퍼 메모리 위치들은 각 블럭된 포인터에 대한 테스트 동안 시스템 데이타로 실행되고, 테스트의 결과는 버퍼 메모리 테스트가 정확한 결과를 제공한다면 포인터를 유휴 리스트로 복귀시키기 위해 사용되지만 버퍼 메모리 테스트가 포인터에 의해 식별된 영역내 고장을 지시한다면 시스템에서 포인트를 사용으로부터 블럭킹하기 위해 사용되는 것이 특징인 시스템.
  17. 제16항에 있어서, 유지보수기능은 모든 포인터들을 통과한 제3모드에 의해 활성화되는 제4동작모드를 가져 그 때문에 앞서 블럭된 포인터들이 모든 포인터에 대한 한번에 하나씩 주기적으로 개시절차를 수행함으로서 테스팅을 위해 수용되고, 제3모드와 동일한 종류의 버퍼 메모리 테스트가 블럭되지 않은 포인터에 인가되는 반면 앞서 블럭된 포인터들은 큐에서 유지되는 각 테스팅 데이타 동작에 의해 조절된 동일형태의 버퍼 메모리 테스팅에 노출되는 한 시스템 데이타는 앞서 블럭된 문제의 포인터에 의해 식별된 위치를 포함하는 버퍼 메모리 세크먼트내 어디에라도 저장될 수 있고, 테스팅의 결과는 제3모드와 동일방법으로 블럭되지 않은 포인터와 수용되지 않은 앞서 블럭된 포인터의 테스트를 위해 사용되는 반면, 앞서 블럭된 포인터들은 제한수에 의해 규정된 다수의 연속적인 테스트를 수용한 후 유휴 리스트로 먼저 복귀되는 것이 특징인 시스템.
  18. 제8∼9항 또는 제11∼17항중 어느 한 항에 있어서, 다중 사용되고 블럭된 포인터에 대한 리스트가 하나의 리스트로 결합되는 것이 특징인 시스템.
  19. 어드레스의 온라인 유지 유휴 리스트에서 메모리내 자유저장위치로 기록동작을 수행하기 위한 메모리내 저장위치의 선택 및 메모리에 앞서 저장된 데이타를 수집하기 위한 어드레스의 계산을 위한 큐 시스템에서 저장위치를 테스팅하기 위한 방법에 있어서, 방법은 시스템에 의해 제어될때 테스트를 위해 시스템으로부터 어드레스를 해제하는 단계, 시스템의 동작동안 테스팅 절차에 대한 선택된 저장위치들을 주기적으로 유휴 사이클에 각 저장위치에 노출시키는 단계, 및 유휴 리스트의 유지보수를 위해 테스팅 절차의 결과를 사용하는 단계를 포함하는 방법.
  20. 제19항에 있어서, 시스템에 의해 사용으로부터 해제되기를 대기한후 저장 위치의 테스크를 수행하는 단계, 및 저장위치가 테스트를 견딜때만 저장위치를 시스템 사용으로 복귀시키는 단계를 포함하는 방법.
  21. 제19항에 있어서, 테스트된 저장위치에 내용을 에러없는 자유저장위치에 카피함으로서 어드레스를 저장 위치로 해제시키는 단계, 새로운 저장위치에 의한 사용을 위해 어드레스 계산을 리디렉팅하는 단계, 및 저장위치가 테스트를 견딜 때만 테스트된 저장위치를 시스템 사용으로 복귀시키는 단계를 포함하는 방법.
  22. 제19항에 있어서, 문제의 저장위치를 포함하는 모든 메모리 블럭이 시스템에서 사용으로부터 해제될때 테스트를 견디지 못한 저장위치를 재테스트하는 단계를 포함하는 방법.
  23. 제19항에 있어서, a) 테스팅 논리에 의해 제어된 오프라인 테스트에서 제1동작모드로 모든 어드레스를 테스팅하고 교정가능한 에러를 가지는 저장위치의 숫자의 테스팅하는 동안 계수하고, 또한 교정불가능한 에러를 지시함으로서 결정된 저장위치의 테스팅을 수행하는 단계, b) 제2모드에서 테스트되는 메모리 위치에 대해 온라인 데이타만을 체크하는 단계, 및 정상동작동안 시스템에 의해 제어된 어드레스로서 다른 저장위치가 데이타와 동작되게 하는 단계를 포함하는 방법.
  24. 스위치로부터 하나 또는 그 이상의 출력포트 대한 공통 버퍼 메모리로 패킷 스위치내 데이타를 버퍼링 시키기 위한 큐 시스템으로서, 상기 시스템은 버퍼 메모리내에 저장위치를 식별하는 다수의 포인터를 사용하고, 포인터들은 지시된 버퍼 위치에서 데이타와 수행될 동작을 나타내기 위해 상이한 논리 리스트 사이를 이동하는 큐 시스템에서 포인터를 조정하기 위한 방법은 시스템이 버퍼 메모리내 각 유효패킷위치에 대해 단지 한 포인터만 포함하는가를 지속적으로 보장하는 단계를 포함하는 방법.
  25. 스위치로부터 하나 또는 그 이상의 출력포트에 대한 공통 버퍼 메모리로 패킷 스위치내 데이타를 버퍼링 시키기 위한 큐 시스템으로서 상기 시스템은 버퍼 메모리내에 저장위치를 식별하는 다수의 포인터를 사용하고, 포인터들은 지시된 버퍼 위치에서 데이타와 수행될 동작을 나타내기 위해 상이한 논리 리스트 사이를 이동하는 큐 시스템에서 포인터를 조정하기 위한 방법은 각 포인터의 시스템내에 포함된 카피의 숫자를 다중 포인터 리스트에 기록함으로서 제어된 방식으로 동일 포인터의 카피를 조장하는 단계, 및 각 포인터에 대한 다중 포인터 리스트 내에 기록된 값과 포인터 카피의 수가 일치하는가를 체크하는 단계를 포함하는 방법.
  26. 제25항에 있어서, 다중 포인터 리스트외에 각 포인터 카테고리에 대한 다음의 논리 리스트; 유휴 포인터에 대한 유휴 리스트, 출력포트에 대한 큐내 큐된 포인터에 대한 출력 큐 리스트, 및 블럭된 포인터에 대한 블럭킹 리스트를 사용하는 단계를 포함하는 방법.
  27. 제26항에 있어서, a) 큐 시스템에 문제의 포인터의 모든 카피가 비워지기 전까지 출력 큐 리스트로부터 유휴 리스트로 복귀되는 포인터의 흐름으로부터 포인터를 필터링함으로서 모든 포인터가 동작이 되지 않게하고 또한 복귀된 포인터의 카피의 수를 다중 포인터 리스내 값과 비교함으로서 모든 포인터를 개시절차에 노출시키는 단계, 그리고 상기 개시절차후, b) 모든 포인터와 종속 버퍼 위치들을 한번에 하나씩 주기적으로 체크하는 단계를 포함하는 방법.
  28. 제27항에 있어서, 상기 개시절차후 상기 개시절차 결과에 따라 결정된 포인터의 제한된 수 보다 많은 수가 발견되었다는 사실, 포인터의 카피의 각 숫자가 문제의 포인터에 대한 다중 포인터 리스트내 값과 일치하지 않는다는 사실, 또는 외부신호를 활성화되고 포인터를 유휴 리스트로 복귀시키는 단계, 다중 포인터 리스트내 값을 다중 카피 없음에 리세트 시키는 단계 및 블럭킹 리스트에 포인터의 블럭킹이 없음을 나타내는 단계를 포함하는 제1돈작모드를 수행하는 단계를 포함하는 방법.
  29. 제24항 또는 제27항에 있어서, 상기 개시절차후 상기 개시절차의 결과로 결정된 제한수의 손실 또는 다중 포인터 보다 많은 수가 발견되었다는 사실 또는 외부신호로 활성화되고, 각 포인터의 카피를 유휴 리스트로 복귀시키는 단계, 블럭킹 리스트에 포인터의 블럭킹이 없음을 나타내는 단계를 포함하는 제1동작 모드를 수행하는 단계를 포함하는 방법.
  30. 제28항 또는 제29항에 있어서, 모든 포인터를 통과한 제1유지보수모드에 의해 활성화되는 제2동작모드를 수행하는 단계를 포함하고, 또한 각 포인터에 개시절차를 한번에 하나씩 수행하는 단계, 문제의 포인터에 의해 식별된 블럭되지 않은 메모리 위치에 낮은 우선순위로 버퍼 메모리 테스트를 큐하는 단계, 테스트 동안 블럭되지 않은 다른 모든 메모리 위치들을 시스템 데이타로 실행하는 단계, 및 버퍼 메모리 테스트가 정확한 결과를 제공한다면 포인터를 유휴 리스트로 복귀시키지만 버퍼 메모리 테스트가 포인터에 의해 규정된 영역의 고장을 지시한다면 시스템에서 포인터를 사용으로부터 블럭킹 시키기 위해 메모리 테스트의 결과를 사용하는 단계, 시스템 데이타가 블럭된 포인터에 의해 식별된 위치를 포함하는 버퍼 메모리 세그먼트내 어디에라도 저장되는 한 큐에 각 테스팅 데이타 동작을 유지함으로서 조절된 첫번째와 동일형태의 제2버퍼 메모리 테스트에 블럭된 포인터을 노출시키는 단계, 테스트가 정확한 결과를 제공한다면 포인터를 유휴 리스트로 복귀시키기 위해 제2테스트의 결과를 사용하는 단계, 및 제2제한수를 초과하는 다수의 연속적인 테스트가 수용된 후 블럭된 포인터를 유휴 리스트로 먼저 복귀시키는 단계를 포함하는 방법.
  31. 제29항에 있어서, 모든 포인터를 통과한 제1모드에 의해 활성화되는 제2동작모드를 수행하는 단계를 포함하고, 또한 포인터에 개시절차를 다시 수행하는 단계, 그의 카피의 수가 다중 포인터 리스트내 값과 일치하지 않는 포인터에 의해 식별된 버퍼 메모리 위치에 실행처리를 위해 간단한 기록 및 판독 테스트를 큐잉하는 단계, 테스트가 정확한 결과를 제공한다면 문제의 포인터를 유휴 리스트로 복귀시키지만 테스트가 문제의 포인터에 의해 식별된 영역내 고장을 나타낸다면 시스템에서 포인터를 사용으로부터 블럭킹 시키기 위해 기록 및 판독 테스트의 결과를 사용하는 단계를 포함하는 방법.
  32. 제31항에 있어서, 모든 포인터를 통과한 제2모드에 의해 활성화되는 제3동작모드를 수행하는 단계를 포함하고, 또한 블럭되지 않은 포인터에 다시 한번 개시절차를 수행하는 단계, 개시된 포인터에 의해 식별된 버퍼 메모리 위치에 실행처리를 위해 제2동작 모드에서 간단한 기록 및 판독 테스트로 검출되지 않은 고장의 유형을 검출하기 위해 테스팅 데이타로 이들 메모리 위치를 실행하는 단계 및 각 블럭된 포인터에 대한 테스트 동안 시스템 데이타로 블럭되지 않은 다른 모든 버퍼 메모리 위치를 실행하는 단계를 포함하는 버퍼 메모리 테스트를 큐하는 단계, 버퍼 메모리 테스트가 정확한 결과를 제공한다면 포인터를 유휴 리스트로 복귀시키고 버퍼 메모리 테스트가 포인터에 의해 식별된 영역내 고장을 나타낸다면 시스템에서 포인터를 사용으로부터 블럭킹 시키기 위해 테스트의 결과를 사용하는 단계를 포함하는 방법.
  33. 제32항에 있어서, 모든 포인터를 통과한 제3모드에 의해 활성화되는 제4동작모드를 실행하는 단계를 포함하고, 또한 모든 포인터에 대해 한번에 하나씩 주기적으로 개시절차를 수행함으로서 테스팅을 위해 앞서 블럭된 포인터들을 수용하는 단계, 제3모드와 동일한 종류의 버퍼 메모리 테스트를 블럭되지 않은 포인터에 사용하고 또한 시스템 데이타가 앞서 블럭된 문제의 포인터에 의해 식별된 위치를 포함하는 버퍼 메모리 세그먼트내 어디에라도 저장되는 한 큐에 유지되는 각 테스팅 데이타 동작에 의해 조절된 동일형태의 버퍼 메모리 테스팅에 앞서 블럭된 포인터를 노출시키는 단계, 제3모드와 동일한 방법으로 블럭되지 않은 포인터와 앞서 블럭된 포인터의 수용되지 않은 테스트를 위해 사용하고, 또한 제한된 수로 규정된 다수의 연속적인 테스트가 수행된 후 앞서 블럭된 포인터를 유휴 리스트로 먼저 복귀시키는 단계를 포함하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960702770A 1993-11-26 1994-11-23 고장방지큐시스템 KR100301719B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SE9303932-9 1993-11-26
SE9303932A SE502576C2 (sv) 1993-11-26 1993-11-26 Feltolerant kösystem
PCT/SE1994/001119 WO1995014970A2 (en) 1993-11-26 1994-11-23 A fault tolerant queue system

Publications (2)

Publication Number Publication Date
KR960706126A true KR960706126A (ko) 1996-11-08
KR100301719B1 KR100301719B1 (ko) 2001-10-22

Family

ID=20391901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960702770A KR100301719B1 (ko) 1993-11-26 1994-11-23 고장방지큐시스템

Country Status (17)

Country Link
US (2) US5602988A (ko)
EP (1) EP0730764B1 (ko)
JP (1) JPH09506452A (ko)
KR (1) KR100301719B1 (ko)
CN (1) CN1045675C (ko)
AU (2) AU681220B2 (ko)
BR (1) BR9408131A (ko)
CA (1) CA2176471A1 (ko)
DE (1) DE69427129T2 (ko)
DK (1) DK0730764T3 (ko)
ES (1) ES2155882T3 (ko)
FI (1) FI962202A0 (ko)
GR (1) GR3035795T3 (ko)
NO (1) NO962120D0 (ko)
SE (1) SE502576C2 (ko)
TW (1) TW278157B (ko)
WO (1) WO1995014970A2 (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19742378A1 (de) * 1997-09-25 1999-04-22 Siemens Ag Ringspeicher für eine TDMA-Datenübertragungsstation und entsprechende Datenübertragungsstation
US6778490B1 (en) 1998-05-20 2004-08-17 Nortel Networks Limited Method and apparatus for a fault tolerant router architecture
US6256756B1 (en) * 1998-12-04 2001-07-03 Hewlett-Packard Company Embedded memory bank system
US6363506B1 (en) * 1999-04-13 2002-03-26 Agere Systems Guardian Corp. Method for self-testing integrated circuits
US6606326B1 (en) 1999-07-02 2003-08-12 International Business Machines Corporation Packet switch employing dynamic transfer of data packet from central shared queue path to cross-point switching matrix path
US6510531B1 (en) * 1999-09-23 2003-01-21 Lucent Technologies Inc. Methods and systems for testing parallel queues
US6985455B1 (en) * 2000-03-03 2006-01-10 Hughes Electronics Corporation Method and system for providing satellite bandwidth on demand using multi-level queuing
US6584584B1 (en) * 2000-04-10 2003-06-24 Opentv, Inc. Method and apparatus for detecting errors in a First-In-First-Out buffer
US20020110094A1 (en) * 2001-02-13 2002-08-15 Reddy Naveen S. Spot beam hopping packet scheduler system
US7480239B1 (en) 2001-11-27 2009-01-20 Cisco Technology, Inc. Method and apparatus for true priority based connection establishment within a PNNI ATM network
US7161950B2 (en) * 2001-12-10 2007-01-09 Intel Corporation Systematic memory location selection in Ethernet switches
DE10162046A1 (de) * 2001-12-17 2003-06-26 Thomson Brandt Gmbh Wiedergabegerät mit einem Zwischenspeicher zum Verringern der mittleren Zugriffszeit auf einen Informationsträger
US6781898B2 (en) * 2002-10-30 2004-08-24 Broadcom Corporation Self-repairing built-in self test for linked list memories
US20050071730A1 (en) * 2003-09-30 2005-03-31 Lattice Semiconductor Corporation Continuous self-verify of configuration memory in programmable logic devices
US7532574B1 (en) 2003-10-02 2009-05-12 Cisco Technology, Inc. Method and apparatus for improved priority based connection establishment within a PNNI ATM network
US7296129B2 (en) 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
EP1776699A1 (en) * 2004-08-02 2007-04-25 Koninklijke Philips Electronics N.V. Data storage and replay apparatus
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7305574B2 (en) * 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7257750B1 (en) 2005-01-13 2007-08-14 Lattice Semiconductor Corporation Self-verification of configuration memory in programmable logic devices
US7802148B2 (en) * 2005-02-23 2010-09-21 Broadcom Corporation Self-correcting memory system
US7478259B2 (en) 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US8656409B2 (en) * 2005-12-29 2014-02-18 Intel Corporation High performance queue implementations in multiprocessor systems
US7596744B1 (en) 2006-02-24 2009-09-29 Lattice Semiconductor Corporation Auto recovery from volatile soft error upsets (SEUs)
US7562260B2 (en) * 2006-04-04 2009-07-14 International Business Machines Corporation Method and system for performing recovery of a single-threaded queue
US7640386B2 (en) 2006-05-24 2009-12-29 International Business Machines Corporation Systems and methods for providing memory modules with multiple hub devices
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7539842B2 (en) * 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7721140B2 (en) * 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US8065574B1 (en) 2007-06-08 2011-11-22 Lattice Semiconductor Corporation Soft error detection logic testing systems and methods
CN101794242B (zh) * 2010-01-29 2012-07-18 西安交通大学 服务于操作系统核心层的容错计算机系统数据比较方法
US10866837B2 (en) * 2018-07-30 2020-12-15 Lendingclub Corporation Distributed job framework and task queue

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3681757A (en) * 1970-06-10 1972-08-01 Cogar Corp System for utilizing data storage chips which contain operating and non-operating storage cells
US3814922A (en) * 1972-12-01 1974-06-04 Honeywell Inf Systems Availability and diagnostic apparatus for memory modules
US3863227A (en) * 1973-09-17 1975-01-28 Gte Automatic Electric Lab Inc Method and arrangement for testing a core memory
US3982111A (en) * 1975-08-04 1976-09-21 Bell Telephone Laboratories, Incorporated Memory diagnostic arrangement
IT1047437B (it) * 1975-10-08 1980-09-10 Cselt Centro Studi Lab Telecom Procedimento e dispositivo per il controllo in linea di memorie logiche sequenziali operanti a divisione di tempo
US4575792A (en) * 1982-03-31 1986-03-11 Honeywell Information Systems Inc. Shared interface apparatus for testing the memory sections of a cache unit
US4479214A (en) * 1982-06-16 1984-10-23 International Business Machines Corporation System for updating error map of fault tolerant memory
US4535455A (en) * 1983-03-11 1985-08-13 At&T Bell Laboratories Correction and monitoring of transient errors in a memory system
US4672583A (en) * 1983-06-15 1987-06-09 Nec Corporation Dynamic random access memory device provided with test circuit for internal refresh circuit
US4841434A (en) * 1984-05-11 1989-06-20 Raytheon Company Control sequencer with dual microprogram counters for microdiagnostics
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ram
US4809276A (en) * 1987-02-27 1989-02-28 Hutton/Prc Technology Partners 1 Memory failure detection apparatus
FR2625392B1 (fr) * 1987-12-24 1993-11-26 Quinquis Jean Paul Circuit de gestion de pointeurs d'ecriture de files tampons notamment pour commutateur temporel de paquets auto-acheminables
JPH02117243A (ja) * 1988-10-27 1990-05-01 Toshiba Corp パケット通信装置
US5014266A (en) * 1988-12-28 1991-05-07 At&T Bell Laboratories Circuit switching system for interconnecting logical links between packet switching networks
US4953157A (en) * 1989-04-19 1990-08-28 American Telephone And Telegraph Company Programmable data packet buffer prioritization arrangement
JPH0387000A (ja) * 1989-08-30 1991-04-11 Mitsubishi Electric Corp 半導体記憶装置
US5200959A (en) * 1989-10-17 1993-04-06 Sundisk Corporation Device and method for defect handling in semi-conductor memory
US5357521A (en) * 1990-02-14 1994-10-18 International Business Machines Corporation Address sensitive memory testing
US5155844A (en) * 1990-02-14 1992-10-13 International Business Machines Corporation Background memory test during system start up
EP0459001B1 (de) * 1990-05-31 1996-01-24 Siemens Aktiengesellschaft Integrierter Halbleiterspeicher
US5276833A (en) * 1990-07-02 1994-01-04 Chips And Technologies, Inc. Data cache management system with test mode using index registers and CAS disable and posted write disable
EP0470030A3 (en) * 1990-08-02 1993-04-21 International Business Machines Corporation Fast memory power-on diagnostics using direct memory addressing
US5177745A (en) * 1990-09-26 1993-01-05 Intel Corporation Memory device with a test mode
JPH04178580A (ja) * 1990-11-14 1992-06-25 Ando Electric Co Ltd 半導体メモリの故障自己診断装置
US5299202A (en) * 1990-12-07 1994-03-29 Trw Inc. Method and apparatus for configuration and testing of large fault-tolerant memories
EP0522224B1 (en) * 1991-07-10 1998-10-21 International Business Machines Corporation High speed buffer management
US5311520A (en) * 1991-08-29 1994-05-10 At&T Bell Laboratories Method and apparatus for programmable memory control with error regulation and test functions
KR950000305Y1 (ko) * 1991-12-23 1995-01-16 금성일렉트론 주식회사 메모리 장치의 테스트 모드회로
US5452418A (en) * 1992-04-24 1995-09-19 Digital Equipment Corporation Method of using stream buffer to perform operation under normal operation mode and selectively switching to test mode to check data integrity during system operation
US5291482A (en) * 1992-07-24 1994-03-01 At&T Bell Laboratories High bandwidth packet switch
US5388238A (en) * 1992-07-24 1995-02-07 At&T Corp. System and method for monitoring the validity of circulating pointers in a FIFO memory
SE516073C2 (sv) * 1993-02-15 2001-11-12 Ericsson Telefon Ab L M Sätt för hantering av redundanta väljarplan i paketväljare och paketväljare för utförande av sättet
US5396619A (en) * 1993-07-26 1995-03-07 International Business Machines Corporation System and method for testing and remapping base memory for memory diagnostics
US5461588A (en) * 1994-11-15 1995-10-24 Digital Equipment Corporation Memory testing with preservation of in-use data

Also Published As

Publication number Publication date
US6088817A (en) 2000-07-11
SE9303932D0 (sv) 1993-11-26
US5602988A (en) 1997-02-11
BR9408131A (pt) 1997-08-05
DE69427129D1 (de) 2001-05-23
KR100301719B1 (ko) 2001-10-22
NO962120L (no) 1996-05-24
JPH09506452A (ja) 1997-06-24
TW278157B (ko) 1996-06-11
AU2618897A (en) 1997-09-04
SE9303932L (sv) 1995-05-27
DE69427129T2 (de) 2001-08-02
EP0730764B1 (en) 2001-04-18
CN1136354A (zh) 1996-11-20
AU693056B2 (en) 1998-06-18
CN1045675C (zh) 1999-10-13
AU681220B2 (en) 1997-08-21
ES2155882T3 (es) 2001-06-01
WO1995014970A2 (en) 1995-06-01
FI962202A (fi) 1996-05-24
DK0730764T3 (da) 2001-07-09
WO1995014970A3 (en) 1995-07-27
SE502576C2 (sv) 1995-11-13
GR3035795T3 (en) 2001-07-31
FI962202A0 (fi) 1996-05-24
CA2176471A1 (en) 1995-06-01
EP0730764A1 (en) 1996-09-11
AU1206795A (en) 1995-06-13
NO962120D0 (no) 1996-05-24

Similar Documents

Publication Publication Date Title
KR960706126A (ko) 고장방지 큐 시스템(a fault tolerant queue system)
US4912707A (en) Checkpoint retry mechanism
US5513344A (en) Method of testing cache memories used for an information processing apparatus
KR880014474A (ko) 어드레스 고장처리용 캐쉬 메모리 장치
US3673573A (en) Computer with program tracing facility
RU2269814C2 (ru) Способ надежной записи указателя для кольцевой памяти
US4760546A (en) Tag control circuit for increasing throughput of main storage access
JPS6044707B2 (ja) バツフアメモリ制御回路の障害検出方式
JPH02216545A (ja) 実行履歴記憶装置
JP3222083B2 (ja) 共有メモリ制御装置
EP0529557B1 (en) Apparatus for preventing computer data destructively read out from storage unit
US6034959A (en) ATM switch capable of detecting addressing errors
JPS6223336B2 (ko)
JP2000305840A (ja) キャッシュメモリ及びその障害検出方法
US5542092A (en) Method and system for setting bus addresses in order to resolve or prevent bus address conflicts between interface cards of a personal computer
SU1659987A1 (ru) Устройство дл проверки работоспособности объектов
SU763902A1 (ru) Микропрограммный процессор с самодиагностикой
JPH0335327A (ja) 多数決障害処理装置
JPH0194447A (ja) 診断回路
JPH07271679A (ja) メモリ診断回路
UA132371U (uk) Пристрій контролю резервованої інформаційної системи
JPS62113241A (ja) 障害回復装置
JPS6155744A (ja) エラ−のリカバリ処理方式
JPS5971185A (ja) ペ−ジ履歴メモリ処理方式
JPS58219646A (ja) パイプライン制御方式

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 19960527

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19970830

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20000428

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20010425

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20010627

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20010628

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20040625

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20050621

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20060621

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20070628

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20080624

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20080624

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20100510