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KR960015918A - 반도체 소자의 캐패시터 구조 및 그 제조방법 - Google Patents

반도체 소자의 캐패시터 구조 및 그 제조방법 Download PDF

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KR960015918A
KR960015918A KR1019940027625A KR19940027625A KR960015918A KR 960015918 A KR960015918 A KR 960015918A KR 1019940027625 A KR1019940027625 A KR 1019940027625A KR 19940027625 A KR19940027625 A KR 19940027625A KR 960015918 A KR960015918 A KR 960015918A
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현대전자산업 주식회사
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Abstract

본 발명은 반도체 소자의 캐패시터 구조 및 그 제조방법에 관한 것으로, 특히 가상 캐패시터를 두개 이상의 짝수개로 형성시켜 가상 캐패시터의 윗쪽 평판과 이에 이웃하는 다른 가상 캐패시터의 아래쪽 평판을 상호연결하여 하나의 캐패시터 평판을 이루게 하고, 가상 캐패시터의 아래쪽 평판과 이에 이웃하는 다른 가상 캐패시터의 윗쪽 명판을 상호 연결하여 다른 하나의 캐패시터 평판을 이루게하여 캐패시터간 제조하므로써, 아날로그 프로세스(Ana1ogue Process)의 캐패시터구조에서 더본 폴리캐패시터(Doublem Poly Capacitor)의 캐패시턴스(Capacitance)값이 대칭성을 갖도록 한 반도체 소자의 캐패시터 구조 및 그 제조방법에 관한 것이다.

Description

반도체 소자의 캐패시터 구조 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4A 내지 4D도는 본 발명의 실시예에 의한 반도체 소자의 캐패시터를 제조하는 단계를 도시한 소자의 단면도.

Claims (15)

  1. 반도체 소자의 캐패시터 구조에 있어서, 가상 캐패시터를 두개 이상의 짝수개로 형성시켜 어느 하나의 가상 캐패시터의 윗쪽 평판과 이에 이웃하는 다른 가상 캐패시터의 아래쪽 평판을 상호 연결하여 형성된 하나의 캐패시터 평판과, 상기 어느 하나의 가상 캐패시터의 아래쪽 평판과 이에 이웃하는 상기 다른 가상 캐패시터의 윗쪽 평판을 상호 연결하여 형성된 다른 하나의 캐패시터 평판으로 이루어지는 것을 특징으로 하는 반도체소자의 캐패시터 구조.
  2. 제1항에 있어서, 상기 두개 이상의 가상 캐페시터 각각은 상호 대칭되게 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  3. 제1항에 있어서, 상기 하나의 캐패시터 평판과 상기 다른 하나의 캐패시터 평판은 그 면적이 동일한 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  4. 제1항에 있어서, 상기 가상 캐패시터의 아래쪽 평판과 윗쪽 평판을 각각 1충 이상의 도전층으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  5. 제1 또는 4항에 있어서, 상기 가상 캐패시터의 아래쪽 평판은 폴리실리콘, 텅스텐 실리사이드 불순물이 고농도로 도핑된 폴리실리콘이 적층으로 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  6. 제1 또는 4항에 있어서, 상기 가상 캐패시터의 윗쪽 평판은 불순물이 고농도로 도핑된 폴리실리콘, 텅스텐 실리사이드가 적충으로 구성되거나, 불순물이 고농도로 도핑된 폴리실리콘 또는 유전율에 영향을 미치지 않는 물질로 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
  7. 반도체 소자의 캐패시터 제조방법에 있어서, 소정의 공정을 거친 실리콘 기판상에 가상 캐패시터의 아래쪽 평판용 도전층, 유전물질 및 가상 캐패시터의 윗쪽 평판용 도전층을 순차적으로 형성하는 단계와, 상기 단계로부터 윗쪽 평판용 마스크를 사용한 사전공정 및 식각 공정으로 가상 캐패시터의 윗쪽 평만을 다수개 형성하는 단계와, 상기 단계로부더 아래쪽 평판용 마스크를 사용한 사전공정 및 식각공정으로 가상 캐패시터의 아래쪽 평판을 상기 다수개의 윗쪽 평판 각각에 중첩되게 형성하여 윗쪽 평판, 유전물질 및 아래쪽 평판으로된 다수개의 가상 캐패시터룰 형성하는 단계와, 상기 단계로부터 중간 절연막을 형성한 후 콘택공정 및 금속배선 형성공정으로 상기 다수의 가상 캐패시터중 어느 하나의 가상 캐패시터의 아래쪽 평판과 다른 하나의 가상 캐패시터의 윗쪽 평판을 상호 연결하여 캐패시터의 하나의 평판을 이루게 하고, 또한 어느 하나의 가상 캐패시터의 윗쪽 평판과 다른 하나의 가상 캐패시터의 아래쪽 명판을 상호 연결하여 캐패시터의 다른 하나의 평판을 이루게 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제7항에 있어서, 상기 다수개의 가상 캐패시터는 두개 이상의 짝수개로 형성하며, 그 각각의 형상은 동일한 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제7항에 있어서, 상기 가상 캐패시터의 아래쪽 평판용 도전층과 윗쪽 평판용 도전층은 각각 1충 이상의 도전층으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제7 또는 9항에 있어서, 상기 가상 캐패시터의 아래쪽 평판용 도전충은 폴리실리콘 텅스텐 실리사이드, 불순물이 고농도로 도핑된 폴리실리콘을 순차적으로 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제7 또는 9항에 있어서, 상기 가상 캐패시터의 윗쪽 평판용 도전층은 불순물이 고농도로 도핑된 폴리실리콘, 텅스텐 실리사이드를 순차적으로 증착하여 형성되거나, 불순물이 고농도로 도핑된 폴리실리콘 또는 유전율에 영향을 미치지 않는 물질을 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제7항에 있어서, 상기 유전물질은 ONO 막, 산화막, 유전율이 큰 물질중 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제7항에 있어서, 상기 가상 캐패시터의 야패쪽 평판용 도전층으로 폴리실리콘, 텅스텐 실리사이드, 불순물이 고농도로 도핑된 폴리실리콘이 순차적으로 증착되고, 상기 불순물이 고농도로 도핑된 폴리실리콘 상의 유전물질이 형성되고, 상기 유전물질 상부에 상기 가상 캐패시터의 윗쪽 평판용 도전층으로 불순물이 고농도로 도핑된 폴리실리콘, 텅스텐 실리사이드가 순차적으로 증착될 경우, 상기 윗쪽 평판용 마스크를 사용한 사정 및 식각공정시 상기 아래쪽 평판용 도전층의 불순물이 고농도로 도핑된 폴리실리콘까지 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 개조방법.
  14. 제7항에 있어서, 상기 아래쪽 평판용 마스크를 사용한 사전공정 및 식각공정시 MOS 트랜지스터의 게이트 전극이 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제7항에 있어서, 상기 어느 하나의 가상 캐패시터의 아래쪽 평판과 다른 하나의 가상 캐패시터의 평판을 상호 연결하여 된 하나의 평판, 어느 하나의 가상 캐패시터의 윗쪽 평판과 다른 하나의 가상 캐패시터의 아래쪽 평판을 상호 연결하여 된 다른 하나의 평판, 그리고 유전물질로 이루어전 캐패시터는 필드영역에 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
    ※ 참고사항 : 최초출된 내용에 의하여 공개하는 것임.
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